Лекции Глотова А.Н., страница 15

В свою очередь, цифровые команды разделяются на безусловные и условные.Все цифровые команды могутвы-108полняться со сдвигом операнда А или без сдвига.Все командыЦПОСиспользуют прямую адресацию ячеек ОЗУ.При этом значения адреса от 0 до39соответствуютрегистрамобщего назначения, а значения адреса более 47 обозначают константы, которые можно рассматривать какнепосредственныйопе-ранд.ПозднеебыларазработанамодификацияЦПОСКМ1813ВЕ1,имеющая цель расширить функциональные возможности системысохранении программнойсовместимостиприи функциональной завер-шенности. Основным отличием модифицированного кристаллаявля-ется введение цифрового параллельного порта и связанного с нимблока регистров.Цифровой ввод - выводсущественнорасширилобласть применения ЦПОС, обеспечив возможность реализации многопроцессорных структур и использование ЦПОС в качествепери-ферийного устройствацифровых систем.

Цифровой порт D7 - D0__ ___имеет сигналы управления WR, RDY, аналогичные по функциям сигналам МПККР580.ЕмкостьПЗУпрограммрасширена более чемвдвое и имеется возможность работы с внешней памятью программ.Для этого из кристалла выведены входы регистра команд P0 - P7.Точность ЦАП и АЦП увеличена до 11 разрядов.

Увеличено до8 число аналоговых входов.Однокристальные микроЭВМ КМ1827ВЕ3 и КМ1827ВЕ4 предназначены дляцифровой обработки сигналов звукового диапазона час-тот в реальном масштабе времени. Микросхемы выполнены по n-МОПтехнологии и имеют одинаковую архитектуру. Различие заключается в реализации ПЗУ команд.раммируемую приВЕ3 имеет масочную память,изготовлении,аВЕ4 - ПЗУ,пользователем. БИС обрабатывают 16 - разрядныепрог-программируемуючисла,предс-тавленные в дополнительном коде с фиксированной точкой. Диапа-15зон представления чисел +- 2 .109Сопряжение БИСс внешним устройством осуществляется пос-редством программируемых 8/16 - разрядных параллельного и последовательного портов ввода - вывода.

Параллельный порт согласуется по сигналам интерфейса с универсальнымимикропроцессо-рами серий КР580, К1810, К1816, К1821 и др.12.2. ЦПОС с фиксированной точкой фирмы Analog Devices.Семейство этих процессоров имеетПервый процессоробозначениеADSP-21XX.этого семейства ADSP-2100 (86 г.) имеет 80 -наносекундный цикл и выполнен по 1 - микронной CMOS логии.техноо-Архитектура семейства оптимизирована под алгоритм циф-ровой обработки сигналов,что повышает эффективность вычисле-ний.

Процессоры семейства отличаются друг от друга внутреннимиустройствами,содержащимися в микросхеме. Ознакомимся с базо-вой архитектурой ADSP-21XX (рис. 12.2).12.2.1. Базовая архитектураСемейство процессоров ADSP-21XX используют модифицированную Гарвардскую архитектуру, где шины данных и команд разделены.При этом память данных содержит данные,содержиткаккоманды,так и данные.а памятькомандПроцессор содержит ОЗУи/или ПЗУ на кристалле (кроме ADSP-2100), так что часть адресного пространства памяти находится в нем.

Быстродействие памяти на кристалле позволяет процессору в течение цикла считать 2.110┌───────┐│регистр││команд │┌────────┐│ память ││программ│┌──────┐│память││данных│ ┌─────────┐┌───────┬─────────────┬────┌────────┐│ ┌─────┴─────┐ ┌─────┴─────┐└───┬───┘ ││ ││ │генератор│ │││ │ Генератор │ │ Генератор │┌───┴───┐ │ ROM│ │ SRAM │ │ адреса │ │таймер ││ │ адреса│ │ адреса││счетчик│ ││ ││ │загрузки │ │││ │DAG1│ │DAG2││команд │ └─┬────┬─┘ └─┬──┬─┘ └──┬───┬──┘└─┬────┬─┘│ └─────┬─────┘ └──┬─────┬──┘└─┬─┬─┬─┘│││ │││││ ┌─────┐14 внешняя│││──┴14ШАК──┼─┴─┼──────┴────┼──────┼──┼──────┴───┼──────┼────┼──┤M U X├─\ шина│─┴─14ШАД───┴──────────────┼───┴───────────┼──────┴──┼──────────┼──┬───┼────┴──┤├─/ адреса│││││ ││└─────┘│││││ ││┌─────┐│┌──24ШК───────────┬──┼──────────┬────┴─────────┼──────────┴──┼───┼───────┤││││ │┌──────┴──────────┐│││││24 внешняя│││ ││устройство обмена│││││M U X├─\ шина│││ ││между шинами│││││├─/ данных│││ │└──────┬──────────┘│││││└16ШД┬─────┼─────┬──────┬─────┼──┴──┬───────┴─┬────────┬───┴──┬──────────┼───┴───────┤│││││││││││└─────┘┌───┴─────┴───┐ │ ┌───┴─────┴───┐ │ ┌──────┴──────┐ │ ┌───┴──────────┴────┐┌────────────┐│вход.регистры│ │ │вход.регистры│ │ │вход.регистры│ │ │передающий регистр├──┤ схема│├─────────────┤ │ ├─────────────┤ │ ├─────────────┤ │ ├───────────────────┤│ упаковки- ││А Л У│ │ │Умножитель - │ │ │ Устройство ├─┘ │принимающийрегистр├──┤ распаковки │┌─┤│ │┌─┤аккумулятор │ │┌─┤сдвига│├───────────────────┤└────────────┘│ ├─────────────┤ ││ ├─────────────┤ ││ ├─────────────┤│последовательные││ │вых.

регистры├─┘│ │вых. регистры├─┘│ │вых. регистры││порты SPORT││ └──────┬──────┘ │ └──────┬──────┘ │ └──────┬──────┘└─────────/\────────┘││││││││└────────┴─────────┴────────┴─────────┴────────┴────────── 16 ШР\/ 5Рис. 12.2. Внутренняя архитектура процессоровсемейства ADSP-21XX..111операнда из памяти данных и команду из памяти команд.Внутренние устройстваМП связываются пятью шинами.14 -разрядная шина адреса данных (ШАД) служит для указания адресовданных иобеспечиваетдоступ к 16 Кб данных.16 - разряднаяшина данных (ШД) обеспечивает пересылку содержимого любого регистра в любой регистр или в память/ из памяти в течение одного цикла.Адрес памяти данных формируется из абсолютного зна-чения, записанного в инструкции (абсолютная адресация), или изгенератора адресов данных (косвенная адресация).венная адресация16Кбкос-возможна для адресации данных в памяти прог-рамм.

14 - разрядная шинадоступ кТолькоадресакоманд и данных.команд(ШАК)обеспечивает24 - разрядная шина команд(ШК) обеспечивает загрузку 24 - битногокодакоманды.16-разрядная внутренняя шина результата (ШР) используется для обмена данными между тремя вычислительными устройствами.В процессорах,няя шинаадресакоторые имеют внутреннюю память, внутрен-памяти команд (ШАК) и внутренняя шина адресапамяти данных (ШАД) мультиплексированы в единуюа внутренняяшинуадреса,шина данных памяти команд (ШК) и внутренняя шинаданных памяти данных (ШД)мультиплексированывединуюшинуданных. Эти шины выведены на внешние выводы кристалла.Процессор содержитвычислительных блока:триполнофункциональныхнезависимыхарифметико - логическое устройство, ум-ножитель - аккумулятор и устройство сдвига. Эти три устройстваобеспечивают выполнение трех операций с 16 - разрядными словами иимеют аппаратную поддержку для работы с числами повышен-ной точности.АЛУ осуществляет стандартныеарифметическиеилогические операции; умножитель - аккумулятор производит одноцикловое умножение,вычитанием;умножение с суммированием иумножениесустройство сдвига выполняет операции арифметичес-112кого илогическогодействияссдвига,экспонентой.нормализацию,Каждоеизденормализациюиперечисленных устройстввключает в себя двойной набор входных регистров, которые могутзагружаться с шины данных и команд, а также выходные регистры.Результаты работы любого устройства могут быть операндамилю-бого другого устройства в следующем цикле.

Шина внутренних результатов (ШР) прямосоединяетвычислительныеустройствасэтой целью.Генераторы адреса (DAG1, DAG2) позволяют одновременно выбирать два операнда и повзаимодействииссчетчикомкомандспособствуют эффективному выполнению команд. Все команды одноцикловые.24 - битовые командные слова допускают высокую сте-пень параллелизма.Возможно выполнение трех операций заодинкомандный цикл.Счетчик командформируетадресаинструкцийпрограмм. Он управляет регистром инструкций,исполняемую в данный момент команду.рует исполнение программы.для памятикоторый содержитРегистр команд буферизи-Команды загружаются в регистрко-манд в течение одного цикла, а исполняются в течение следующего, одновременно с загрузкой следующей команды.Чтобы миними-зировать циклы ожидания, счетчик команд выполняет условные переходы, вызовы и возвраты из подпрограмм за один цикл.

Он имеет внутреннийсчетчик вложенностей циклов и стек циклов,чтопозволяет выполнять циклы без потерь времени.12.2.2. Периферийные устройстваПроцессоры семействариферийные устройства,ADSP-21XX содержат на кристалле пе-обеспечивающиеработупроцессораисвязь с внешними устройствами.Программируемый интервальный таймер обеспечивает периодическую генерацию прерываний.8-битный масштабпозволяетемудекрементировать содержимое регистра - счетчика в диапазоне от113каждого цикла до каждого 256-го циклапроцессора.Прерываниегенерируется когда регистр - счетчик обнуляется.Большинство процессоров семейства имеют 2 двунаправленныхпоследовательный порта(SPORT)сдвойной буферизацией.порты используют синхронную передачу данных и кадровыелы, чтобы контролировать поток данных.тироваться отвнутреннеготаймерасигна-Каждый порт может так-илиотвнешней частоты.Сигналы кадровой синхронизации могут быть сгенерированыпортом, так и получены извне.ЭтисамимДлина слова может меняться от 3бит до 16.Процессоры сериианалоговый интерфейс.ADSP-21msp5xОнсостоитсодержатиз16-битных сигма - дельта АЦП и ЦАП,входного усилителя.в своем составевходныхусилителейиа также дифференциальногоНабор регистров,отображенных напамятьпроцессора служат для управления операциями аналоговой части идля передачи данных между аналоговой частью и остальнымиуст-ройствами процессора.Каждый из процессоров семейства поддерживает один или более входов для внешних прерываний.Внешниепрерыванияимеютсвой уровень приоритета, могут быть индивидуально замаскированы.