48110 (Последовательный 16-ти разрядный сумматор)

2016-07-30СтудИзба

Описание файла

Документ из архива "Последовательный 16-ти разрядный сумматор", который расположен в категории "". Всё это находится в предмете "информатика" из 1 семестр, которые можно найти в файловом архиве . Не смотря на прямую связь этого архива с , его также можно найти и в других разделах. Архив можно найти в разделе "курсовые/домашние работы", в предмете "информатика, программирование" в общих файлах.

Онлайн просмотр документа "48110"

Текст из документа "48110"

Министерство образования и науки Российской Федерации

Московский государственный технический университет им. Н.Э. Баумана

Калужский филиал

Факультет электроники, информатики и управления

Кафедра «Компьютерные системы и сети»

Пояснительная записка к курсовой работе по дисциплине

«Схемотехника ЭВМ»

"Последовательный 16-ти разрядный сумматор"

Калуга 2007

Техническое задание

Разработать 16-ти разрядный последовательный сумматор двоичных чисел с фиксированной запятой. Обеспечить преобразование результата в код Грея и индикацию в десятичном коде. Предусмотреть средства встроенного контроля. В качестве элементной базы выбрать серию с низкой потребляемой мощностью.

Содержание

Введение

1. Теоретическая часть

1.1 Классификация существующих сумматоров

1.2 Последовательный сумматор

1.3 Контроль работы сумматора

1.4 Преобразования кода

2. Элементная база

2.1 Выбор и обоснование элементной базы

2.2 Использованные элементы

3. Схемотехническое проектирование

3.1 Блок опорных частот

3.2 Блок выбора числа

3.3 Блок ввода числа

3.4 Блок вывода числа

3.5 Блок преобразований кода

3.6 Сумматор

Заключение

Список литературы

Введение

В основу любого арифметико-логического устройства ЭВМ входит сумматор. Он выполняет операции сложения и вычитания, причем операция вычитания в сумматоре представляется, как операция сложения с отрицательным числом. Сумматор используется, как составная часть более сложных арифметико-логических устройств.

В зависимости от способа работы сумматоры бывают параллельные и последовательные. В параллельном сумматоре сложение всех разрядов происходит практически одновременно, а в последовательном – по очереди от младших разрядов к старшим. Может производиться сложение чисел, как с фиксированной, так и с плавающей запятой.

Одна из важных характеристик сумматора – разрядность. Разряды подразделяются на знаковые и цифровые. Знаковые разряды содержат знак числа, цифровые содержат число, над которым выполняется операция сложения.

Существуют три основных кода представления чисел: прямой, обратный и дополнительные. При переводе из одного кода в другой изменяются только цифровые разряды. Знаковые разряды остаются постоянными в любом коде.

В данной работе был спроектирован последовательный 16-ти разрядный сумматор (2 знаковых разряда и 14 цифровых) с фиксированной запятой. Сумматор выполняет сложение чисел в обратном коде. В случае, если после сложения знаковые разряды отличаются, фиксируется переполнение. В процессе схемотехнического проектирования сумматора были учтены такие особенности устройств последовательного действия, как подача синхросигнала и согласование временных задержек.

1. Теоретическая часть

1.1 Классификация существующих сумматоров

Сумматор – это электронный узел, предназначенный для выполнения микрооперации арифметического сложения (суммирования) двух чисел (слов). При сложении двух чисел, представленных в виде двоичных кодов A (a0, a1,… an) и B (b0, b1,… bn) образуется сумма S (s0, s1,… sn). Значение i-x разрядов образуется в соответствии с правилом:

Si=ai+bi+pi-1; pi=0 – при (ai+bi+pi-1) < q, Si=ai+bi+pi-1; pi=1 – при (ai+bi+pi-1) >= q,

где: Si – сумма в i‑м разряде, pi-1 – перенос из соседнего младшего разряда, q – основание системы счисления.

Сумматоры классифицируют:

– По принятой системе счисления и кодирования различают: двоичные, двоично-десятичные, десятичные и др;

– В зависимости от количества входов и выходов бывают: сумматоры по модулю 2, полусумматоры и полные сумматоры;

– По способу организации процесса суммирования одноразрядной суммирующей схемы: комбинационного типа, накапливающего типа и комбинированные;

– По способу организации цепей переноса между разрядами: с последовательным, с параллельным, с групповым и с одновременным переносами;

– По способу обработки многоразрядных чисел различают: последовательные, параллельные и комбинированные.

Для сложения многоразрядных чисел сумматор представляет собой набор одноразрядных сумматоров, имеющих входы для слагаемых и переноса из младшего разряда и выходы суммы и переноса в старший разряд.

1.2 Последовательный сумматор

Сумматор для последовательных операндов содержит всего один одноразрядный сумматор, обрабатывающий числа последовательно разряд за разрядом, начиная с младшего. Сложив младшие разряды (a0 и b0), одноразрядный сумматор вырабатывает сумму (s0) для младшего разряда результата и перенос (c0), который запоминается на один такт.

В следующем такте складываются вновь поступившие разряды слагаемых (a1 и b1) с переносом из младшего разряда (с0) и т.д. Условная схема последовательного n‑разрядного сумматора (рис. 1), помимо одноразрядного двоичного сумматора, содержит сдвигающие регистры слагаемых и суммы, а также триггер, запоминающий перенос. Регистры и триггер тактируются сигналом ТИ.

Рис. 1. Схема последовательного n‑разрядного сумматора.

1.3 Контроль работы сумматора

Для контроля работы сумматоров часто применяют контроль по модулю два. Суть метода заключается в следующем:

пусть имеются два складываемых числа (X и Y) и их сумма (S):

определим код четности суммы:

заменим , получим:

Обозначив контрольные коды четности буквами ks, kx, ky и kp:

или

Полученное тождество и определяет сущность контроля сумматора, контроля сложения двух чисел. Код четности суммы равен сумме по модулю два контрольных кодов слагаемых и контрольного кода переноса. Важным выводом из полученного контрольного соотношения является необходимость формирования и учета контрольного кода переноса.

1.4 Преобразования кода

Преобразование двоичного числа в код Грея производится в соответствии с табл. 1.

Таблица 1

Двоичные

числа

Числа в

коде Грея

0 0 0 0

0 0 0 0

0 0 0 1

0 0 0 1

0 0 1 0

0 0 1 1

0 0 1 1

0 0 1 0

0 1 0 0

0 1 1 0

0 1 0 1

0 1 1 1

0 1 1 0

0 1 0 1

0 1 1 1

0 1 0 0

1 0 0 0

1 1 0 0

1 0 0 1

1 1 0 1

1 0 1 0

1 1 1 1

1 0 1 1

1 1 1 0

1 1 0 0

1 0 1 0

1 1 0 1

1 0 1 1

1 1 1 0

1 0 0 1

1 1 1 1

1 0 0 0

Анализ таблицы показывает, что код Грея можно интерпретировать как двоичную систему счисления с весами разрядов, равными

где: i =1,2,…, n. – номера разрядов, считая справа налево;

jколичество единиц слева от данного разряда с номером i. Такая интерпретация позволяет сформулировать правило преобразования любого двоичного числа в код Грея:

1. самая старшая значащая цифра (единица) числа в коде Грея совпадает с самой старшей значащей цифрой этого же числа в двоичном коде;

2. цифра в любом другом, более младшем разряде числа в коде Грея:

а) совпадает с соответствующей цифрой числа в двоичном коде, если слева от данной цифры в коде Грея имеется четное количество единиц;

б) совпадает с отрицанием соответствующей цифры в двоичном коде, если слева от данной цифры в коде Грея имеется нечетное количество, единиц; т.е.: .

Правила составления преобразователя двоичного кода в двоично-десятичный код: веса разрядов входных сигналов всех преобразователей кодов должны находится в отношении 1:2:4:8, так как каждый преобразователь кодов преобразует только один двоичный разряд в двоично-десятичный разряд (вес 8 изменяется на вес 5), то преобразователь двоичного кода в двоично-десятичный код имеет пирамидальную структуру; построение продолжается до тех пор, пока не будут получены веса , где j=0,1,2,… (за исключением старшего десятичного разряда); на преобразователи нельзя подавать двоичные числа, превышающие сумму весов входных сигналов 5+4+2+1=12.

Часть схемы имеет 5 входов и 6 выходов и выполняет функцию:

X , если 0

X+3, если 5

X+6, если 10

Y= X+9, если 15

X+12, если 20

X+15, если 25

X+18, если 30

Остальная часть схемы также может быть разбита на узлы.

2. Элементная база

2.1 Выбор и обоснование элементной базы

В качестве основной серии была выбрана К555. Микросхемы К555 представляют собой цифровые маломощные схемы, выполненные по биполярной технологии на основе транзисторно-транзисторной логики с диодами Шотки (ТТЛШ). В состав этой серии входит функционально полный набор устройств цифровой обработки информации, включая ЛЭ, арифметические устройства, триггеры, счетчики, регистры хранения и сдвига, шифраторы, дешифраторы, мультиплексоры, магистральные элементы и др. Микросхемы полностью совместимы с ИС К133, К155, КМ155 по логическим уровням, напряжению питания, помехоустойчивости и при одинаковом быстродействии потребляют в 5 раз меньшую мощность от источника питания на один базовый ЛЭ. Логические уровни напряжения составляют не более 0,4 В при токе нагрузки 8 мА для низкого уровня и не менее 2,4 В - для высокого уровня (для ряда микросхем высокий уровень напряжения 2,5 В). Помехоустойчивость схем – не менее 0,3 В, нагрузочная способность не менее 20 ИС.

Конструктивно-технологически ИС К555 выполнены по планарно-эпитаксиальной технологии с изоляцией p-n переходами, имеют унифицированные корпуса, число выводов которых составляет 14..28.

Из-за отсутствия в серии К555 некоторых ИС дополнительно были взяты элементы из следующих серий: К155, К514 и К1533.

2.2 Использованные элементы

1. Логический элемент НЕ (К555ЛН1 – 6 элементов в корпусе) УГО:

Таблица истинности

X

Y

0

1

1

0

2. Логический элемент 2ИЛИ (К555ЛЛ1 – 4 элемента в корпусе) УГО:

Таблица истинности

X1

X2

Y

0

0

0

0

1

1

1

0

1

1

1

1

3. Логический элемент 3ИЛИ-НЕ (К555ЛЕ4 – 3 элемента в корпусе) УГО:

Таблица истинности

X1

X2

X3

Y

0

0

0

1

0

0

1

0

0

1

0

0

0

1

1

0

1

0

0

0

1

0

1

0

1

1

0

0

1

1

1

0

4. Логический элемент 2И (К555ЛИ1 – 4 элемента в корпусе) УГО:

Таблица истинности

X1

X2

Y

0

0

0

0

1

0

1

0

0

1

1

1

5. Логический элемент 3И (К555ЛИ3 – 3 элемента в корпусе) УГО:

Таблица истинности

X1

X2

X3

Y

0

0

0

0

0

0

1

1

0

1

0

1

0

1

1

1

1

0

0

1

1

0

1

1

1

1

0

1

1

1

1

1

6. Буферный повторитель (КР1533ЛП16 – 6 элементов в корпусе) УГО:

Таблица истинности

X

Y

0

0

1

1

7. Логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ (К555ЛП5 – 4 элемента в корпусе) УГО:

Таблица истинности

X1

X2

Y

0

0

0

0

1

1

1

0

1

1

1

0

8. JK‑триггер (КР1533ТВ15 – 2 элемента в корпусе) УГО:

Q

При работе в асинхронном режиме перевод триггера в единичное и нулевое состояния осуществляется по входам S и R соответственно. При синхронном управлении, когда используются входы J и K, смена состояний совершается по положительному фронту тактового импульса на входе C. Вход K является инверсным.

Свежие статьи
Популярно сейчас
Зачем заказывать выполнение своего задания, если оно уже было выполнено много много раз? Его можно просто купить или даже скачать бесплатно на СтудИзбе. Найдите нужный учебный материал у нас!
Ответы на популярные вопросы
Да! Наши авторы собирают и выкладывают те работы, которые сдаются в Вашем учебном заведении ежегодно и уже проверены преподавателями.
Да! У нас любой человек может выложить любую учебную работу и зарабатывать на её продажах! Но каждый учебный материал публикуется только после тщательной проверки администрацией.
Вернём деньги! А если быть более точными, то автору даётся немного времени на исправление, а если не исправит или выйдет время, то вернём деньги в полном объёме!
Нет! Мы не выполняем работы на заказ, однако Вы можете попросить что-то выложить в наших социальных сетях.
Добавляйте материалы
и зарабатывайте!
Продажи идут автоматически
4100
Авторов
на СтудИзбе
670
Средний доход
с одного платного файла
Обучение Подробнее