Готовая курсовая работа неизвестного варианта

МИНЕСТЕРСТВО ОБЩЕГО И ПРОФЕССИОНАЛЬНОГО

ОБРАЗОВАНИЯ РОССИЙСКОЙ ФЕДЕРАЦИИ

МОСКОВСКИЙ ГОСУДАРСТВЕННЫЙ ИНСТИТУТ РАДИОТЕХНИКИ

ЭЛЕКТРОНИКИ И АВТОМАТИКИ

(ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ)

Факультет ВМ

Кафедра ВТ

КУРСОВАЯ РАБОТА

ПО ПРИКЛАДНОЙ ТЕОРИИ ЦИФРОВЫХ АВТОМАТОВ

Начало работы "____" _________ 2001 года

Окончание работы "_____" _________ 2001 года

Руководитель _____________________________

Студент: Петров К.Н.

Группа: ВСС-3-97

Москва 2001

Основная часть. 3

Структурная схема. 3

Обоснование выбора типа структурной схемы. 3

Описание алгоритма и входных сигналов. 4

Алгоритм 7

Используемые логические элементы. 8

Описание операционного автомата. 11

Описание управляющих сигналов. 12

Закодированный алгоритм. 13

Структурная схема управляющего автомата и "прошивка" памяти. 14

Функциональная схема решающего автомата. 16

Приложение №1 17

Основная часть.

Структурная схема.

Можно предложить следующую структурную схему ВУ.

ШД входная 16 разрядов

Регистр

A

Регистр

D

Регистр

B

Регистр

C

Мультиплексор 1

Мультиплексор 2

Сумматор

Регистр

E

Регистр

F

Мультиплексор 3

ШД выходная 16 разрядов

Данные с шины данных последовательно загружаются в регистры-защелки: A, B, C, D. Если используются слова с одинарной длинной, то используются регистры A и C, в которых хранятся первое и второе слагаемое соответственно. Если используются числа двойной длинны, то в регистрах А, C – перовое слагаемое, а в регистрах B, D – второе слагаемое. Во втором случае учитывается перенос из младшего байта в старший байт (на схеме перенос не показан). Подачей на вход сумматора данных из регистров защелок управляют с помощью двух мультиплексоров. Данные после суммирования попадают на регистры E и F. Если данные одинарной длины, то задействуется только E. Выводом на выходную линию данных управляют с помощью третьего мультиплексора.

Обоснование выбора типа структурной схемы.

На первый взгляд выбранная схема кажется избыточной и ее можно было бы упростить. Например, если поставить на входе один регистр, для фиксации первого слагаемого или младшего байта двухбайтного слова, а второе слагаемое или старший байт слова подавать прямо на вход сумматора с шины данных и затем фиксировать полученный результат и выдавать сразу на выходную линию. В этом случае экономится значительная часть оборудования и следовательно упрощается управляющий автомат. Однако при таком подходе теряется, на мой взгляд, существенное преимущество: независимость решающего автомата от остального устройства. При использовании четырех регистров-защелок на входе схемы создается буфер. Буферизация входных данных позволяет быстро загрузить данные в решающий автомат и затем не ждать получения решения, а считать данные по сигналу готовности устройства. Такая организация, конечно, приводит к увеличению аппаратуры, задействованной для реализации сложения, однако с учетом ее современной дешевизны и требованиям к скорости реализация по первому варианту мне кажется более предпочтительной.

Описание алгоритма и входных сигналов.

Решающий автомат получает данные по шине данных и управляющих сигналов, которая имеет следующую архитектуру:

Сигнальный интерфейс:

16

D0 – D15

RE

RD

SD

OW

Double

RST

C

23

Таблица №1

Номер сигнала	Обозначение	Тип сигнала	Назначение
0-15	D0-D15	вход/выход	Данные.
16	RE	вход.	Разрешение загрузки данных
17	RD	выход	Счет закончен
18	SD	вход	Выбор байта данных
19	OW	выход	Переполнение
20	Double	вход	Режим счета
21	RST	вход	Сигнал сброса ОА
22	C	вход	Синхроимпульс

Сигналы с нулевого по 15-ый включительно образуют шестнадцати разрядную шину данных, где 15 бит в случае одинарной длины слагаемых является знаковым битом.

16 – сигнал разрешения загрузки данных с шины данных. Этот сигнал должен быть активен тогда, когда данные на шине стабильны и могут быть считаны.

17 – высокий уровень на нем формируется при окончании счета вычислительным устройством.

18 – подавая сигнал на этот контакт при высоком уровне на 17 контакте, можно выбирать младший или старший байт слова результата при двойной длине данных.

19 – высокий уровень сигнализирует о переполнении операции сложения при высоком уровне на 17 контакте.

20 – низкий уровень – слагаемые одинарной длины, иначе – двойной.

21 – сигнал сброса решающего автомата в начальное состояние

22 – сигнал синхроимпульс

Порядок загрузки данных:

1. Порядок загрузки 16 разрядных слагаемых:

• на линиях 0-15 формируются данные первого слагаемого

• подается сигнал RE

• на линиях 0-15 формируются данные второго слагаемого

• подается сигнал RE

Временная диаграмма состояния входных сигналов при сложении 16 разрядных данных:

1 слагаемое 2 слагаемое

D 0-D15

R E

Double

1. Порядок загрузки 32 разрядных слагаемых

• на линиях 0 – 15 формируется младшее слово первого слагаемого

• подается сигнал RE

• на линиях 0 – 15 формируется старшее слово второго слагаемого

• подается сигнал RE

• на линиях 0 – 15 формируется младшее слово второго слагаемого

• подается сигнал RE

• на линиях 0 – 15 формируется старшее слово второго слагаемого

• подается сигнал RE

Временная диаграмма состояния входных сигналов при сложении 32 разрядных данных:

D0-D15 мл.1 слаг. ст. 1 слаг. мл. 2 слаг. ст.2 слаг.

RE

Double

После окончания загрузки слагаемых решающий автомат переходит в режим счета.

Режим счета.

После загрузки данных автомат переходит в режим счета. При сложении 16 разрядных чисел автомат сразу переходит в режим счета по окончанию второго сигнала RE.

При сложении 32 разрядных данных решающий автомат переходит в режим сложения после окончания четвертого сигнала RE.

Режим ожидания сброса.

После выдачи сигнала RD – сигнала окончания сложения автомат переходит в режим ожидания сброса. В это время при сложении 16 разрядных чисел на линии D0-D15 присутствует сумма, а при сложении 32 разрядных чисел присутствует либо сумма младших разрядов (SD=0) либо сумма старших разрядов (SD=1). При наличие сигнала RST автомат возвращается в режим загрузки данных.

Формат чисел при 32-разрядных данных:

При загрузки чисел двойной длины знаковым битом является 32 бит.

32………………………………………………0

знак

15 старших бит

16 младших бит

Алгоритм

Используемые логические элементы.

1. Сумматор.

Ln

A0 C0

A1 C1

A2 C2

A3 C3

A4 C4

A5 C5

A6 C6

A7 С7

A8 С8

A9 С9

A10 С10

A11 С11

A12 С12

A13 С13

A14 С14

A15 С15

B0

B1

B2

B3

B4

B5

B6

B7

B8 Carry

B9

B10

B11

B12

B13

B14

B15

Ln (заем)

A0 C0

A1 C1

A2 C2

A 3 C3

A4 C4

A5 C5

A6 C6

A7 C7

A8 C8

A9 C9

A10 C10

A 11 C11

A12 C12

A13 C13

A 14 C14

A15 C15

B0

B1

B2

B3

B4

B5

B6

B7

B8 Carry (перенос)

B9

B10

B11

B12

B13

B14

B15

Где A0-A15 – первое слагаемое, B0-B15 – второе слагаемое, С0-С15 – сумма. Переполнение фиксируется по Carry. Данный сумматор может использоваться для сложения 32 разрядных чисел в два шага. В первом шаге формируется сумма 16 младших разрядов и перенос, а во втором шаге складываются старшие 16 разрядов с учетом переноса из младших разрядов через вход Ln.

1. Мультиплексор в роли селектора 21.

Основываясь на K555КП11 – четырехразрядном селекторе с тремя состояниями можно предложить следующий элемент:

A0 MX Y0

A1 Y1

A2 Y2

A3 Y3

A4 Y4

A5 Y5

A6 Y6

A7 Y7

A8 Y8

A9 Y9

A10 Y10

A11 Y11

A12 Y12

A13 Y13

A14 Y14

A15 Y15

B0

B1

B2

B3

B4

B5

B6

B7

B8

B9

B10

B11

B12

B13

B14

B15

V

W

A0 Y0

A1 Y1

A2 Y2

A3 Y3

A4 Y4