Лаб5.Сумматоры (Лаба 5)
Описание файла
Файл "Лаб5.Сумматоры" внутри архива находится в папке "Лаба 5". Документ из архива "Лаба 5", который расположен в категории "". Всё это находится в предмете "схемотехника" из 4 семестр, которые можно найти в файловом архиве МГТУ им. Н.Э.Баумана. Не смотря на прямую связь этого архива с МГТУ им. Н.Э.Баумана, его также можно найти и в других разделах. Архив можно найти в разделе "лабораторные работы", в предмете "элементы и узлы эвм (схемотехника дискретных устройств)" в общих файлах.
Онлайн просмотр документа "Лаб5.Сумматоры"
Текст из документа "Лаб5.Сумматоры"
9
МОСКОВСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ им. Н.Э.Баумана
Виноградов В.И., Спиридонов С.Б., Шигин А.В.
Лабораторная работа № 5
по курсу "Элементы и узлы ЭВМ"
Моделирование работы сумматоров с помощью
программы анализа электронных схем
Electronic Workbench
Москва 2008 г.
Цель работы: Ознакомление c возможностями моделирования работы схем сумматоров. Исследование сумматоров, универсального сумматора-вычитателя, инкременторов и декременторов.
Продолжительность работы: 4 часа.
1. Теоретическая часть.
Сумматор- это электронное устройство, выполняющее арифметическое сложение кодов двух чисел. Сумматоры применяются и для выполнения операции вычитания, но для
этого осуществляются дополнительные преобразования кодов чисел.
В зависимости от системы счисления различают:
- двоичные сумматоры;
- двоично-десятичные;
-десятичние;
- и другие.
По количеству одновременно обрабатываемых разрядов складываемых чисел сумматоры бывают:
- одноразрядные;
- многоразрядные.
По числу входов и выходов одноразрядных двоичных сумматоров различают:
- четвертьсумматоры (элементы "сумма по модулю 2", то есть "исключающее ИЛИ"), имеют два входа для двух одноразрядных чисел и одним выходом, на котором реализуется их арифметическая сумма;
- полусумматоры, характеризующиеся наличием двух входов, на которые подаются одноимённые разряды двух чисел и двух выходов: на одном реализуется арифметическая сумма в данном разряде, а на другом - перенос в следующий (более старший разряд);
- полные одноразрядные двоичные сумматоры, характеризующиеся наличием трёх входов, на которые подаются одноимённые разряды двух складываемых чисел и перенос из предыдущего (более младшего )разряда и двумя выходами:
на одном реализуется арифметическая сумма в данном разряде,
а на другом - перенос в следующий (более старший разряд).
По способу представления и обработки складываемых чисел многоразрядные сумматоры подразделяются на:
- последовательные, в которых обработка чисел ведётся поочерёдно, разряд за разрядом на одном и том же оборудовании;
- параллельные, в которых слагаемые складываются одновременно по всем разрядам, и для каждого разряда имеется своё оборудование.
Параллельный сумматор в простейшем случае представляет собой n одноразрядных сумматоров, последовательно соединённых цепями переноса.
По способу выполнения операции сложения выделяются два типа сумматоров:
- комбинационный сумматор, выполняющий микрооперацию "S=A+B", в котором результат выдаётся по мере его образования;
- накапливающий сумматор, на вход которого операнды подаются
последовательно с некоторой задержкой.
2. Используемые элементы программы EWB.
Рис.1. Voltage Source – источник постоянного напряжения +5 вольт. С помощью этого источника на вход триггеров и логических элементов подается логическая единица.
Р
ис.2. Переключатель (Basic->Switch).
Переключение производится нажатием на клавишу, указанную в скобках над этим элементом.
Р
ис.3 Логический элемент "И" (Logic gates->2-Input AND gate).
Рис.4 Логический элемент "ИЛИ-Исключающее" (Logic gates->2-Input NOR gate).
Р
ис.5. Светоиндикатор (Indicators->red Prob). При подаче на этот элемент логической единицы светодиод загорается красным цветом.
Рис.6. Семисегментный цифровой индикатор.
Рис.7. Одноразрядный полусумматор.
Р
ис.8. Одноразрядный полный сумматор.
3. Задание на выполнение лабораторной работы.
3.1. Исследовать работу одноразрядного полусумматора
таблице истинности (таблица 1):
Таблица 1.
| a | b | p | s |
| 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 |
| 1 | 1 | 1 | 0 |
Собрать одноразрядный полусумматор на элементах "ИЛИ-исключающее" и "И".
Повторить исследование, используя библиотечный полусумматор:
Рис.9 Полусумматор
Для одновременной подачи двух чисел надо предусмотреть управление двумя группами выключателей: для установки кодов
данного разряда и второго последовательного выключателя для
подачи разрядов на вход полусумматора.
Рис.10. Схема суммирования двух одноразрядных чиснел.
3.2 Исследовать работу полного одноразрядного сумматора
по таблице истинности (таблица 2):
Таблица 2.
| a | b | p | P | S |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 | 1 |
| 0 | 1 | 0 | 0 | 1 |
| 0 | 1 | 1 | 1 | 0 |
| 1 | 0 | 0 | 0 | 1 |
| 1 | 0 | 1 | 1 | 0 |
| 1 | 1 | 0 | 1 | 0 |
| 1 | 1 | 1 | 1 | 1 |
Собрать схему полного сумматора из двух полусумматоров,
собранных в п. 3.1.
Повторить исследование с библиотечным полным сумматором.
Рис.11. Полный сумматор.
3.3. Собрать четырёхразрядный параллельный сумматор и исследовать его работу.
Для одновременной подачи кодов двух слагаемых использовать
схему, подобную п.3.1., добавив группы выключателей установки
кода первого слагаемого и группы выключателей установки кода
второго слагаемого.
Представить в отчёт по работе собранные схемы сумматоров.
3.4. . Собрать четырёхразрядный параллельный сумматор и исследовать его работу для вычитания чисел.
Для этого организовать подачу разрядов слагаемого в обратном коде
И организовать цепь кругового переноса с выхода сумматора старшего разряда на вход младшего разряда.
3.2. Порядок проведения исследования работы
сумматоров.
3.2.1. Проверить работу сумматора при сложении и вычитании нескольких пар четырёхразрядных чисел.
3.2.2. Собрать трёхразрядную схему инкрементора и декрементора. Продемонстрировать работу собранных схем.
На выходе инкрементора подаваемое число должно увеличиться на единицу.
3.5. Задание для самостоятельной работы.
Проанализировать работу универсального сумматора-вычитателя. Объяснить назначение логических элементов "исключающее ИЛИ".
Ниже приводится одна из моделей универсального сумматора-вычитателя.
Рис. 12. Схема универсального сумматора – вычитателя.
4. Содержание отчета.
4.1. Схемы сумматоров, собранные на лабораторной работе.
4.2. Пояснения к работе универсального сумматор-вычитателя.
5. Контрольные вопросы.
5.1. Назначения входа и выхода переноса в полных сумматорах.
5.2.. Как выполняется операция вычитания с использованием сумматоров?
5.3. Поясните на примерах принцип работы сумматора дополнительного кода и обратного кода.
5.4. Какие технические решения позволяют ускорить работу комбинационных сумматоров?
6. Литература.
1. В.И. Карлащук. Электронная лаборатория на IBM PC.
М., "СОЛОН-Р", 2001.
2. Электротехника и электроника в экспериментах и упражнениях:
Практикум на Electronics Workbench: В 2-х томах /Под общей
редакцией Д.И.Панфилова. М.: ДОДЭКА,2000.
3. Потёмкин И.С. Функциональные узлы цифровой автоматики. - М.: Энергоатомиздат, 1988. - 320 с.
4. Пухальский Г.И., Новосельцева Т.Я. Цифровые устройства: Учебное пособие
для втузов. - СПб.: Политехника, 1996. - 885 с.
5. Савельев А.Я. Арифметические и логические основы цифровых автоматов: Учебник. - М.: Высшая школа, 1980.-255 с.
6. Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ - Санкт-Петербург, 2000 - 528 с.: ил.
7. http://spb-lta-kafapp.narod.ru/markich.htm
8. http://www.tstu.ru/education/elib/pdf/2005/chernva.pdf
9. http://workbench.host.net.kg/
10. http://electronics.bntu.edu.by/?page_id=9
