PART_5 (Коммутатор цифровых каналов системы передачи)

ГЛАВА 5

РАЗРАБОТКА ПРИНЦИПИАЛЬНЫХ ЭЛЕКТРИЧЕСКИХ СХЕМ БАЗОВЫХ ЯЧЕЕК ПРОЕКТИРУЕМОЙ ЗАКАЗНОЙ БИС

Любое цифровое устройство предназначено для выполнения той или иной логической функции, следовательно, такое устройство можно представить в виде элементарных ячеек, таких как НЕ, И-НЕ, ИЛИ-НЕ. Рассмотрим их схемы и принцип работы.

Из-за того, что разработка элементов велась на программе схемотехнического моделирования в стандарте ANSI, то обозначения элементов не совпадают принятыми в нашей стране; соответствие элементов показано на рисунке 6.1.

Рис. 6.1. Таблица соответствия элементов.

1. ЯЧЕЙКА НЕ (ИНВЕРТОР).

Инвертор представляет собой элемент, с помощью которого реализуется логическая функция НЕ, т.е. при поступлении на вход логической единицы на выходе образуется логический ноль, а при поступлении на вход логического нуля на выходе образуется логическая единица. Результат схемотехнического моделирования и таблица истинности данного элемента представлены на рисунке 6.2.

Принцип работы этой схемы заключается в следующем, при поступлении на вход напряжения логической единицы транзистор VT1 открывается, а VT2 закрывается, напряжение на выходе падает до величины логического нуля (см. осциллограмму на рисунке 6.2). При подаче на вход схемы напряжения логического нуля транзисторы VT1 закрывается, а VT2 открывается, на VT1 возникает падение напряжения и напряжение на выходе начинает возрастать до величины логической единицы (см. осциллограмму на рисунке 6.2).

Рис. 6.2. Схема инвертора.

1. ЯЧЕЙКА ИЛИ-НЕ

Схема ИЛИ-НЕ представляет собой элемент, который при поступлении хотя бы на один его из входов напряжения логической единицы выдает на выходе логический ноль, в противном случае на выходе схемы ИЛИ-НЕ будет логическая единица.

Ячейка ИЛИ-НЕ на два входа представлена на рисунке 6.3. Рассмотрим принцип работы данного элемента. При поступлении напряжения логической единицы на один из входов схемы, один из входных транзисторов (VT1 или VT2) открывается, а соответствующий ему нагрузочный транзистор (VT3 или VT4) закрывается, в результате выход оказывается подключенным к «земле», т.е. на выходе образуется логический ноль. При поступлении на оба входа схемы напряжения логического нуля, транзисторы VT1 и VT2 закрываются, а нагрузочные транзисторы наоборот открываются, в результате на закрытых транзисторах образуется падение напряжения и на выход схемы поступает напряжение логической единицы. На осциллограмме (см. рис. 6.3) представлены эпюры напряжений на входах и выходе схемы, иллюстрирующие работоспособность данного элемента, на этом же рисунке представлена таблица истинности элемента ИЛИ-НЕ.

Иногда требуются схемы ИЛИ-НЕ с большим количеством входов. Для построения таких схем достаточно добавить по два транзистора на каждый вход, транзистор п-типа подключить параллельно другим транзисторам п-типа, а транзистор р-типа подключить последовательно другим транзисторам р-типа. Схема ИЛИ-НЕ на три входа изображена на рисунке 6.4. Принцип работы данной схемы не отличается от принципа работы схемы ИЛИ-НЕ на два входа.

Р
ис. 6.3. Ячейка ИЛИ-НЕ на два входа.

Рис. 6.4. Схема ИЛИ-НЕ на три входа.

1. ЯЧЕЙКА И-НЕ

Схема И-НЕ представляет собой элемент, который при поступлении на все входы напряжения логической единицы выдает на выходе напряжение логического нуля, в противном случае на выходе будет логическая единица.

Схема И-НЕ на два входа представлена на рисунке 6.5. Рассмотрим принцип работы данного элемента. При поступлении хотя бы на один из входов напряжения логического нуля один из входных транзисторов (VT1 или VT2) закрывается, на нем образуется падение напряжения, а один из нагрузочных транзисторов (VT3 или VT4) открывается, в итоге на выходе образуется напряжение логической единицы. При поступлении на оба входа напряжения логической единицы, оба транзистора VT1 и VT2 открываются, а транзисторы VT3 и VT4 закрываются, и выход оказывается подключен к «земле», другими словами на выходе действует напряжение логического нуля.

Рис. 6.5. Схема И-НЕ на два входа.

Иногда требуются схемы И-НЕ с большим количеством входов. Для построения таких схем достаточно добавить по два транзистора на каждый вход, транзистор п-типа подключить последовательно другим транзисторам п-типа, а транзистор р-типа подключить параллельно другим транзисторам р-типа. Схема ИЛИ-НЕ на три входа изображена на рисунке 6.6. Принцип работы данной схемы не отличается от принципа работы схемы ИЛИ-НЕ на два входа.

Рис. 6.6 Схема И-НЕ на три входа.

6.4 ЭЛЕМЕНТЫ «И» И «ИЛИ»

Элементы И и ИЛИ получаются добавлением на выход элементов И-НЕ и ИЛИ-НЕ инверторов, в результате двойного логического отрицания на выходе схемы получается требуемая логическая функция. Эквивалентные логические схемы элементов И и ИЛИ представлены на рисунках 6.7 и 6.8.

Р
ис. 6.7. Эквивалентная схема элемента И.

Рис. 6.7. Эквивалентная схема элемента ИЛИ.

6.5 ЯЧЕЙКА ПАМЯТИ

Ячейка памяти является еще одним базовым элементом, на основе которого строятся запоминающие устройства различных блоков. Ячейка памяти предназначена для хранения информации поступившей по входной шине и считывания информации по выходной шине, причем ячейка должна памяти должна обеспечивать координатную выборку информации. Ячейка памяти представляет собой простейший триггер, содержащий две пары КМДП транзисторов и два п-канальных транзистора в качестве ключей (см. рис. 6.8). Необходимо отметить, что при разработке элементов ячейки памяти учитывались требования миниатюризации с одн
ой стороны и требования обеспечения определенного запаса по быстродействию с другой.

Рис. 6.8. Принципиальная схема запоминающей ячейки.

Рассмотрим принцип работы данной ячейки. При поступлении напряжения логической единицы на адресный вход (Адрес), транзисторы VT5 и VT6 открываются и триггер, собранный на VT1 - VT4, начинает работать в обычном режиме, т.е. при поступлении на вход логической единицы, на выходе образуется логический ноль, и, наоборот, при поступлении логического нуля, на выходе образуется логическая единица. Это происходит из-за того, что один из транзисторов VT1 или VT2 открыт, т.к. они включены в противофазе. Транзисторы VT3 и VT4 играют роль динамической нагрузки. Если использовать один из входов триггера для записи информации (Запись), а с другого эту информацию считывать (Считывание), то получится ячейка памяти, но с инверсным выходом, т.к. считанные сигналы необходимо усилить, то это можно сделать при помощи инвертирующих усилителей считывания.

Для объединения ячеек памяти в единое запоминающее устройство необходимо объединить в общие шины входные и выходные выводы, так чтобы была возможность записывать и считывать информацию в соответствии с функциональными требованиями, а выводы выбора адреса объединить в одну параллельную шину. Схема фрагмента запоминающего устройства из четырех ячеек приведена на рисунке 6.9.

Рис. 6.9. Схема объединения запоминающих ячеек.

Результаты разработки топологии запоминающих ячеек проектируемой БИС рассмотрены в ГЛАВЕ 7, там же рассмотрен принцип размещения ячеек на одном кристалле.