учебник.1 (ЦИУ экзамен вопросы и материал), страница 8

D₀ = Ā₀Ā₁у

D₁ = А₀Ā₁у

D₂ = Ā₀А₁у (51)

D₃ = А₀А₁у

Процесс наращивания разрядности демультиплексоров осуществляется аналогично наращиванию разрядности дешифраторов.

1. Комбинационные сумматоры.

1. Назначение и классификация сумматоров.

Сумматором называется электронный цифровой узел, предназначенный для выполнения операции арифметического сложения чисел, представленных в виде двоичного кода.

Процессы арифметического и логического сложений одноразрядных двоичных кодов можно представить в виде одновходовых таблиц, в которых а_i и b_i - слагаемые, S_i - сумма, Р_i+1 - сигнал переноса (рис.72).

Сравнивая эти таблицы отмечаем, что при а_i = b_i = 1 при логическом сложении S_i = 1, а при арифметическом - S_i = 0 и Р_i+1 = 1, т.е. здесь разрядность результата суммы следует увеличить (дополнительный старший разряд Р_i+1 ).

Таким образом, для выполнения операции логического сложения достаточно иметь логический элемент ИЛИ, а для выполнения операции арифметического сложения необходима разработка специального устройства, учитывающего изменения разрядности суммы.

Используя приведенную на рис. 72б таблицу запишем логические функции операции арифметического суммирования

_ _

S_i = a_ib_i v а_ib_i (52)

Р_i+1 = а_ib_i (53)

Функция (52) называется функцией «Исключающее ИЛИ», или «Сложение по модулю два»

S_i = а_i  b_i (54)

При сложении многоразрядных двоичных кодов, построенных по позиционной двоичной системе счисления осуществляется поразрядное сложение с учетом переноса из младших разрядов в старшие.

Позиционной называется такая система счисления, в которой значение символа (цифры) зависит от его положения в ряду символов отображающих цифровой код. Это положение символов определяется их весами.

Максимальное число различных символов используемых для записи чисел в позиционной системе счисления, называется основанием системы счисления Р.

Любое число с основанием Р, может быть предоставлено в следующем виде:

Х_(р) = а_{n *}рⁿ + а_{n-1 *} р^n-1 +… + а_{0 *} р⁰ +а_{-1 *} р^-1 + … + а_{-m *} р^-m,

где а_{n ,}…, а_-m любая пара символов (цифр), используемая в данной системе с основанием р, т.е. 0, 1, 2, … , р^-1;

n, m – число разрядов (позиций) числа в целой и дробной частях соответственно;

р – основание системы счисления;

рⁱ - веса разрядов числа

i = n, n – 1, … , 0, -1, -2, … -m

Так, например, в двоичной системе счисления р = 2, символами являются (0,1), n = 4, m = 4, двоичный код числа 1011. 0111 представленных

Х₍₂₎ = 1_*2³ + 0_*2² + 1_*2¹ + 1_*2⁰ + 0_*2^-1 + 1_*2^-2 + 1_*2^-3+ 1_*2^-4

Комбинационные сумматоры подразделяются на одноразрядные и многоразрядные. Одноразрядные сумматоры в свою очередь подразделяются на двухвходовые, получившие название полусумматоров, и трехвходовых, называемые одноразрядным сумматором.

Многоразрядные сумматоры подразделяются на последовательные и параллельные.

Следует отметить, что необходимым условием работы комбинационного сумматора является одновременная (синхронная) подача обоих слагаемых, т.е. в комбинационных сумматорах отсутствуют элементы памяти.

1. Комбинационный сумматор на два входа.

Комбинационный сумматор на два входа, называемый полусумматором, предназначен для суммирования двух одноразрядных двоичных чисел. Он имеет два входа а_{i ,} b_i и два выхода S_i и Р_i+1 (сумма и перенос).

Таблица истинности полусумматора может быть представлена в виде двух карт Карно (рис. 73). Пользуясь этими картами запишем логические функции в дизъюнктивной форме:

_ _

S _i = а_i b_i v b_i a_i

(55)

Р_i+1 = а_ib_i

Для построения фнукциональной схемы полусумматора на элементах «И-НЕ» преобразуем выражение (55):



S_i = а_ib_i v ā_i b_i

( 56)

Р _i+1 = а_{i *} b_i

Анализ (56) показывает, что для построения функциональной схемы полусумматора необходимо пять элементов 2И-НЕ.Функциональная схема полусумматора и его условное графическое обозначение представлены на рис.74.

Время задержки такой схемы определяется

t_з = 2t’_з

где t’_з - время задержки элемента 2И-НЕ.

Потребляемая мощность

Р_ср = 5 P’_ср ,

где P’_ср - средняя потребляемая мощность одного элемента 2И-НЕ

Здесь 2t’_з и P’_ср микросхем DD1 и DD2 не учитывалось.

1. Комбинационный сумматор на три входа.

Комбинационный сумматор на три входа, называемый однозарядным сумматором, предназначен для суммирования двух одноразрядных двоичных чисел с учетом переноса из младшего разряда. Он имеет три входа а_ib_i - слагаемые и Р_i - перенос из младшего разряда и два выхода S_i и Р_i+1 (сумма и перенос в старший разряд).

Алгоритм работы одноразрядного сумматора представим в виде двух карт Карно (рис.75)

Пользуясь этими картами запишем логические функции в дизъюнктивной форме:

_ _ _ _ _ _

S _i = а_i b_i р_i v а_i b_i р_i v а_i b_i р_i v а_ib_i р_i (57)

Р_i+1 = b_i р_i v а_i р_i v а_ib_i

Для построения функциональной схемы одноразрядного сумматора на элементах И-НЕ преобразуем выражение (57):

_ _ _ _

S_i = ā _ib_i р_{i *} а_i b_i р_{i *} ā_i b_i р_{i *} ā_i b_i р_i

( 58)

Р _i+1 = b_i р_{i *} а_i р_{i *} а_i b_i

Анализ (58) показывает, что для построения функциональной схемы сумматора необходимо пять элементов ЗИ-НЕ, три элемента 2И-НЕ и один элемент 4И-НЕ. Функциональная схема сумматора и его условное обозначение представлены на рис.76.

Время задержки этой схемы определяется

t_з = 2t’_з

где t’_з - время задержки одного элемента И-НЕ.

Потребляемая мощность

Р_ср = 9 Р’_ср,

где Р’_ср - средняя потребляемая мощность одним элементом И-НЕ

отметим, что при расчетах t_з и Р_ср не учитывались время задержки и средняя потребляемая мощность элементов DD1, DD2 и DD3.

1. Многоразрядный комбинационный сумма

параллельного

действия.

В этом сумматоре операции суммирования должны выполняться одновременно (параллельно) по всем разрядам кодов слагаемых. Из этого следует, что многоразрядный сумматор должен иметь отрицательные аппаратные средства для выполнения суммирования в каждом разряде.

Рассмотрим принцип построения четырехразрядного сумматора на основе трех одноразрядных сумматоров DD2 … DD4 и одного полусумматора DD1 (рис.77)

Время задержки полученного сумматора t_з = n _* t’_з

где t’_з – время задержки одноразового сумматора

n - число разрядов сумматора.

Потребляемая мощность Р_ср = n _* Р’_ср ,

где Р’_ср - средняя потребляемая мощность одноразрядного сумматора.

Можно построить схему m – разрядного (m=4) сумматора на основе стандартных микросхем n – разрядных (n=2) сумматоров (рис.78).

1. Многоразрядный сумматор последовательного действия.

Операцию сложения двух многоразрядных двоичных кодов можно реализовать с использованием только одного одноразрядного сумматора. Этот сумматор последовательно разряд за разрядом, начиная с младшего, выполняет операцию сложения в соответствующих разрядах. Однако получаемое таким образом упрощение аппаратных средств приводит к существующему снижению быстродействия многоразрядного сумматора.

Для реализации такого сумматора необходимы три регистра сдвига, один DV – триггер и один одноразрядный сумматор. Функциональная схема многоразрядного сумматора последовательного действия приведена на рис.79.

Следует отметить, что тактирующие входы одного из регистров DD₅ и DV - триггера DD₃ должны быть инверсны соответствующим входам двух оставшихся регистров DD₁ и DD₂

Рассмотрим работу этой схемы. Для суммирования двух кодов

Х = Х₀Х₁ … Х _n-1 и у = у₀у₁ … у _n-1

Они предварительно записываются в регистры DD₁ и DD₂ одним из способов (параллельным или последовательным). Главным требованием является размещение разрядов кодов слагаемых в регистрах так, что бы в старших разрядах Q_n были записаны сигналы «0», а в разряды Q_n-1 – младшие разряды слагаемых, т.е. Х₀ и у₀.

Таким образом, для сложения двух n – разрядных кодов необходимы (n+1) – разрядные регистры. Перед выполнением операции сложения DV – триггер должен быть в состоянии «0».

Для обеспечения суммирования на тактовый вход необходимо подать

n тактовых импульсов. По переднему фронту первого тактового импульса в регистрах в DD₁ и DD₂ произойдет сдвиг кодов на один разряд, т.е. в разрядах Q_n будут записаны младшие разряды слагаемых Х₀у₀ соответственно. Так как на прямом выходе триггера DD₃ сигнал «0», то на выходе сумматора DD₄ будет сформирован сигнал суммы

_ _

S₀ =Х₀ Y₀ v Х₀Y₀

И переноса р₁ = Х₀у₀. По заданному фронту тактового импульса полученные значения перепишутся соответственно в младший разряд регистра DD₅ и триггер DD₃.

Таким образом, к приходу следующего тактового импульса в триггере хранится значение сигнала переноса, а в разряде Q₀ регистра DD₅- значение суммы S₀.

По переднему фронту второго тактового импульса в регистрах и DD₂ произойдет сдвиг кодов на один разряд, т.е. в разрядах Q_n будут записаны разряды Х₁у₁соответственно, на выходе сумматора DD₄ будет сформирован сигнал

_ _

S₁ =Х₁Y₁ v Х₁Y₁

И сигнал переноса р₂ = Х₁у₁. Эти сигналы по заданному фронту такового импульса перепишутся в выходной регистр DD₅ .