учебник.1 (Лекции по ЦИУ), страница 4

Такими сигналами являются Т_п, Т₀- сигналы разрешение ввода информации в прямом и обратном кодах соответственно. Для «обнуления» регистра будем использовать сигнал Т_R, а для вывода информации из регистра сигналы:

Т_по - разрешения на вывод информации в обратном коде;

Т_пв – разрешение на вывод информации в прямом коде.

В качестве элементов памяти будем использовать RS – триггеры, количество которых равно числу разрядов двоичного кода m.

Для синтеза схем ввода запишем характеристическое управление RS-триггер i-го разряда регистра:

_

Q_i = S_i v R_{i *} q_i (21)

Как следует из (21) для ввода Х_i в прямом коде необходимо на вход S_i подать сигнал (22)

А для ввода числа Х_i в обратном коде необходимо на вход R_i подать сигнал

R_i=T₀* (23)

Кроме того, для перевода триггера в нулевое состояние необходимо на вход R_i подать сигнал

R_i = Т_R (24)

После подстановки (22, 23, 24) в (21) окончательно получим

Q = Х_{i *} Т_n v Х_{i *} Т₀ v Т_{R *} q_i (25)

Анализ (25) показывает, что в зависимости от способа представления вводимой информации возможно построить несколько схем ввода: однофазный ввод Т_п = 1, Т₀ = 0 (Т_п = 0, Т₀ = 1) и парафазный ввод Т_п = 1, Т₀ = 1, Т_R = 0.

2.2.2.1. Однофазный регистр на RS-триггерах.

Рассмотрим синтез схемы ввода однофазного параллельного регистра, обеспечивающего ввод информации в прямом коде, т.е. Т_п = 1, Т₀ = 0. С учетом этого преобразуем выражение (25):

__

Q_i = X_i T_п v T_R q_i = X_i T_п T_R q_i (26)

Анализ (26) показывает, что запись двоичного кода в i-й разряд осуществляется в два такта:

• перевод триггера i-го разряда в нулевое состояние путем подачи сигнала ;

• перевод i-го разряда в состояние Х_i путем подачи сигнала S_i = X_{i *} T_п. функциональная схема i-го разряда такого регистра представлена на рис.32.

2.2.2.2. Парафазный регистр на RS- триггерах.

Особенностью парафазного регистра является то, что в нем не требуется предварительная установка всех триггеров регистра в нулевое состояние, т.е. Т_R = 0.

Тогда выражение (25) перепишется в виде:

Q_i = X_i T_п v X_i T₀ q_i (27)

Для построения схемы ввода на элементах И-НЕ преобразуем (27)

Q_i = X_i T_{п *} X_i T₀ q_i (28)

Сравнимая (28) с (9) можно сделать вывод в i-м разряде парафазного регистра схема ввода содержит два элемента 2И-НЕ (рис.33).

УГО парафазного четырехразрядного регистра представлено на рис.34.

2.2.3. Последовательные регистры.

2.2.3.1. Регистр сдвига на JK- триггерах.

Последовательными регистрами (регистрами сдвига) называют регистры, в которых ввод цифрового кода осуществляется последовательно разряд за разрядом, начиная с младшего разряда при сдвиге вправо ( в сторону младшего разряда), и со старшего разряда при сдвиге влево (в сторону старшего разряда). Таким образом, для ввода в этот регистр n- разрядного числа потребуется n тактов сигнала ввода Т_с.

Если представить три соседних разряда регистра на структурной схеме (рис.35), то процесс сдвига заключается в переходе предыдущего состояния i-го триггера в предыдущее состояние (i+1)-го триггера (при сдвиге вправо) или в предыдущее состояние (i-1) триггера (при сдвиге влево).

Для синтеза последовательного регистра со сдвигом вправо составим прикладные таблицы переходов выходов двух соседних разрядов регистра в виде карты Карно, аргументами которого являются предыдущие состояния i-го и (i+1)-го разрядов регистра, а функцией- процесс перехода Q_i →q_i+1. По таблице переходов выходов (рис.36а) составляются карты Карно для функции возбуждения i-го JK-триггера (рис.36б), где символ «-» соответствует безразличному значению функции возбуждения (либо «0», либо «1»).

Пользуясь составленными таблицами, представим функции возбуждения для JK-триггера i-го разряда в ТДНФ

J_i = q_i+1, K_i = (29)

Анализ (29) показывает, что для осуществления перехода состояния i-го триггера в состояние (i+1)-го необходимо прямой выход (i+1)-го триггера соединить с J-входом i-го триггера, а инверсный выход (i+1)-го триггера- с K-входом i-го триггера. функциональная схема на JK-триггерах представлена на рис.37. Для ввода трехразрядного числа Х=Х₂Х₁Х₀ оно последовательно подается парафазным кодом ( , Xi) на последовательный вход и при наличии тактового сигнала Т_с осуществляется процесс ввода. Ввод такого числа происходит за три такта Т_с.

2.2.3.2. Реверсивный последовательный регистр.

Для построения регистра, сдвигающего цифровой код влево (в сторону старшего разряда) необходимо в соответствии с рис.35, чтобы Q_i→q_i-1. По аналогии с предыдущим регистром функции возбуждения будут иметь вид:

J_i = q_i-1, K_i = q_i-1. (30)

Для построения реверсивного последовательного регистра, в котором цифровой код может сдвигаться как вправо, так и влево, необходимо между триггерами регистра включить схему управления направлением сдвига (схему реверса).

Эта схема в зависимости от требуемого направления сдвига, определяемого специальными управляющими сигналами Т_сп (сдвиг вправо) или Т_сл (сдвиг влево), обеспечивает переключение входов i-го триггера либо к выходам (i+1)-го, либо к выходам (i-1)-го триггеров.

В этом случае функции возбуждения i-го триггера имеют вид:

J_i = Т_сп q_i+1 v Т_сл q_i-1,

__ __

K_i = Т_сп q_i+1 v Т_сл q_i-1, (31)

при условии Т_сп Т_сл = 0.

Для реализации схемы управления на элементах «И-НЕ» преобразуем (31) и после преобразований получим

J_i = Т_сп q_{i+1 *} Т_сл q_i-1,

(32)

K_i = Т_сп q_{i+1 *} Т_сл q_i-1.

Используя (32), построим функциональную схему управления направлением сдвига, которая представлена на рис.38.

2.2.4. Универсальные регистры.

Для построения схемы универсального регистра используют универсальные триггеры, количество которых соответствует числу разрядов регистра. Рассмотрим функциональную схему четырехразрядного универсального регистра на универсальных JK-триггерах (рис.39). В этом регистре параллельный ввод осуществляется по входам D0, D1, D2, D3 при Т_с1 = 0 и Т_с2 = 1. последовательный ввод осуществляется по входу D_п при Т_с1 = 1 и Т_с2 = 0.

Очистка регистра (сброс в «0») осуществляется путем подачи сигнала Т_R = 0. __

Запись информации в регистр осуществляется только при Т_R = 1.

Условное графическое обозначение универсального четырехразрядного регистра представлено на рис.40.

1. Практические занятия по элементам и узлам памяти.

2.3.1.Расчет триггера на интегральных логических схемах.

2.3.1.2. Задания на самостоятельную работу по расчету двухступенчатого JК-триггера на двух синхронных RS-триггерах.

2.3.1.2.1. Исходные данные для расчета:

- элементная база – ИЛС «И-НЕ»;

- быстродействие t_{з зад} ≤ 2 мк с;

- потребляемая мощность Р_зад ≤ 200мВм.

2.3.1.2.2. Необходимо:

- провести логический синтез синхронного RS-триггера;

- выбрать элементную базу;

- составить функциональную схему двухступенчатого JК-триггера;

- провести проверочный расчет.

2.3.1.2.3. Выполнить расчет в следующей последовательности.

• Составьте карту Карно для синхронного RS-триггера и получите его характеристическое уравнение для элементной базы «И-НЕ».

• Составьте функциональную схему синхронного RS-триггера на элементах «И-НЕ».

• Из двух синхронных RS-триггеров составьте функциональную схему двухступенчатого JК-триггера за счет введения обратных связей согласно характеристическому уравнению JК-триггера:

Q=J _* q _* K _* q.

• Пользуясь функциональной схемой JK-триггера и материалами приложения, выберите элементную базу и выпишите основные параметры микросхем в таблицу:

  Тип микросхем	U1,B	U0,B	Pep мвг	tз+, не	tз-, не	Краз	Коб	Uип, В

• На основе функциональной электрической схемы и параметров элементной базы выполнить проверочный расчет следующих показателей разработанного триггера:

  • среднюю мощность, потребляемую триггером

;

где n - общее число микросхем, используемых в схеме триггера;

Р_{ср i} – средняя потребляемая мощность i-ой микросхемы.

Р_ср ≤ Р_зад ().

• Быстродействие триггера, определяемое временем задержки, создаваемым разработанной схемой триггера:

t_з = t_з^м + t_з^s

где t_з^м и t_з^s – задержки, создаваемые М-триггером и S-триггером;

t_з^м = t_з^s = 3t_з’; t_з’=½ (t_з⁺ + t_з^-)

t_з ≤ t_{з зад} ()

• Согласованность по выходу микросхем, входящих в схему триггера

К_раз ≤ К_раз’, ()

Где К_раз, К_раз’ – фактическая и максимальная нагруженность ИЛС.

Если условия (),(),()не выполняется, то необходимо выбрать новую элементную базу.

2.3.2. Проектирование регистра.

Цель занятия: Выработка навыков проектирования цифрового устройства в виде регистра.

2.3.2.2.1. Исходные данные для расчета:

- число разрядов регистра – 3;

- направление сдвига числа в регистре – в сторону младшего разряда;

- способ ввода информации – прямой параллельный код;

- способ вывода информации – прямой параллельный код;

- быстродействие - t_зад ≤ 2мк с;

- потребляемая мощность - Р_зад ≤ 1,5 Вт.

2.3.2.2.2. Необходимо:

- разработать схемы ввода и вывода информации;

- составить принципиальную электрическую схему регистра;

- провести проверочный расчет.

2.3.2.2.3. Выполнить расчет в следующей последовательности:

• В соответствии с заданием для реализации регистра выбираем универсальные JК-триггеры в количестве 3шт.

• Для организации параллельного ввода используем схему на элементах 2И-НЕ.

• Для организации сдвига информации в сторону младшего разряда необходимо сформировать функции возбуждения на J- и К- выходы триггеров:

J₁ = q₂; J₀ = q₁; J₂ = 0;

_ _

K₁ = q₂; K₀ = q₁; K₂ = 1.

• Для организации параллельного вывода информации в прямом виде используем элементы 2И-НЕ, подключенные к инверсным выходам триггеров.

• Составляем функциональную схему трехразрядного сдвигающего регистра со схемами параллельного ввода и вывода.

• Для реализации принципиальной электрической схемы выбираем элементную базу, пользуясь приложением данного пособия, параметры выбранных микросхем помещаем в таблицу:

• На основе функциональной схемы регистра параметром элементной базы выполнить проверочный расчет следующих показателей разработанного регистра:

- Среднюю потребляемую мощность

,

где Р_{ср i} = ½ (P_i⁰ + P_i¹); P_i⁰ = I_i⁰ _* U_i⁰; P_i¹ = I_i¹ _* U_i¹;

N – число микросхем регистра.

При этом Р_ср ≤ Р_зад ()