13

МИНИСТЕРСТВО ОБЩЕГО И ПРОФЕССИОНАЛЬНОГО

ОБРАЗОВАНИЯ РОССИЙСКОЙ ФЕДЕРАЦИИ

Московский государственный институт электроники и математики

(Технический университет)

Кафедра «Вычислительные системы и сети»

Курсовая работа

по курсу «Схемотехника ЭВМ».

Группа С-61. Вариант 23.

Преподаватель: Выполнил:

Трубочкина Н.К.

2001 год.

Оглавление.

Задание на курсовую работу. 3

Алгоритм работы БУ. 3

Выбор базиса, общие положения и замечания на разработку БУ спец-ЭВМ. 4

Моделирование элемента ТТЛ со сложным инвертором. 5

Моделирование элемента ТТЛ с тремя состояниями. 5

Разработка JK триггера. 6

Проектирование бистабильной ячейки (БЯ). 6

Проектирование “черного ящика” 1. 7

Проектирование “черного ящика” 2. 8

Проектирование генератора чисел. 9

Проектирование счетчика для генератора чисел. 9

Проектирование преобразователя кода для генератора чисел. 10

Разработка КС (ПЛМ). 11

Разработка регистра. 12

Разработка блока блокировки сигналов по выходу. 12

Разработка компаратора (блока сравнения). 12

Построение схемы БУ спец-ЭВМ. 13

Задание на курсовую работу.

Разработать блок управления (БУ) для спец-ЭВМ. Базис для проектирования и схемотехника выбираются самостоятельно. Структурная схема БУ представлена на рисунке 1.

ПЛМ

или

ПЗУ

или

КС

или

ЗУ

РГ

Генератор чисел

Компаратор

Схема

блокировки

Схема

блокировки

НУ

СИ

Y₁

Y₂

Y₃

РГ

Y₄

Y₅

Y₆

Y₇

Y₈

Y₉

Y₁₀

X₄

X₃

X₂

X₁

Y₁

Y₂

Y₃

Y₄

Y₅

Y₆

Y₇

Y₈

Y₉

Y₁₀

S₁

S₂

F₁

F₂

ШД 1

ШД 2

Рис. 1.

Алгоритм работы БУ.

СИ => X4,X3,X2,X1 => Y10,Y9,Y8,Y7,Y6,Y5,Y4,Y3,Y2,Y1 => Y1=S1 и Y2=S2 =>Y3…Y10 => ШД 1

Y1!=S1 или Y2!=S2 =>Y3…Y10 => ШД 2

При пришествии следующего СИ генератором чисел вырабатывается следующая комбинация значений X4,X3,X2,X1 из вектора A. X4,X3,X2,X1 подаются на вход ПЛМ (в данной работе КС). ПЛМ (КС) вырабатывает сигналы Y10,Y9,Y8,Y7,Y6,Y5,Y4,Y3,Y2,Y1. Если внешние сигналы S2 и S1 совпадают соответственно с Y2,Y1, то

Y10,Y9,Y8,Y7,Y6,Y5,Y4,Y3 поступают на шину данных ШД 1, иначе на шину данных ШД 2.

Набор значений вырабатываемых генератором чисел задан массивом A={0,8,9,2,3,8,6,5,3,12,5}

Функции Yi, i=1…10:

Y1=F(2,3,4,7,8,9,15) Y6=F(5,9,11,14,15)

Y2=F(2,4,6,8,10,12,13,14) Y7=F(0,1,3,5,8,14,15)

Y3=F(1,7,8,9,10,13,14) Y8=F(3,4,6,7,10,11,13,14)

Y4=F(2,4,6,8,11,13,15) Y9=F(4,7,9,11,12,13,15)

Y5=F(3,4,6,8,10,12,14) Y10=F(0,2,3,5,7,8,10,12)

Выбор базиса, общие положения и замечания на разработку БУ спец-ЭВМ.

Для построения БУ была выбрана схемотехника ТТЛ и базис И-НЕ. Схемотехника ТТЛ является достаточно быстродействующей и широко распространенной в области ЭВМ. При построении БУ использовались 2,3,4,5 входовые элементы ТТЛ со сложным инвертором, т.к. они обеспечивают высокую нагрузочную способность и элеметы ТТЛ с 3 состояниями построенные введением в элемент ТТЛ со сложным инвертором дополнительного транзистора. В схемотехнике ТТЛ разомкнутый вход эквивалентен логической единице. При всех построениях будем использовать двухтактные JK триггеры. Символ НЕ в записях логических функций перед аргументом будем обозначать как «!». То есть «не А» , будем записывать как «!A». Названия информационных сигналов на рисунке 1 и на принципиальных схемах блоков устройства могут не совпадать, однако индексы совпадают. Принципиальные схемы блоков устройства выполнены в системе автоматизированного проектирования ORCAD 9.0 и приводятся в приложениях. Ссылки на приложения указываются по мере необходимости при проектировании отдельных блоков. К некоторым блокам прилагаются временные диаграммы работы этих устройств, также полученные с помощью программного комплекса ORCAD. В некоторых местах номер какого-либо сигнала может указываться как M1 или M₁. Независимо от написания эти две формы записи обозначают один и тот же сигнал. При создании схем и устройств в данной работе основным является принцип универсальности блоков устройств.

Для тестирования полученных значение минимизированных функций на соответствие заданным в виде F(x1,x2,…xn) функциям в условиях на проектирование была написана специальная программа logic 1.3. Техническое задание (ТЗ) на разработку программы и текст программы находятся в приложении 10.

После разработки всех блоков устройств осуществляется их коммутация. Конечный результат – схема всего устройства.

Принципиальная схема разработанного блока управления спец-ЭВМ приведена в приложении 9.

Моделирование элемента ТТЛ со сложным инвертором.

Задача: смоделировать элемент ТТЛ со сложным инвертором. Моделирование производилось в программе ORCAD.

Электрическую принципиальную схему элемента ТТЛ со сложным инвертором, передаточную характеристику, схемы, используя которые, были получены зависимости токов от напряжения и переходная характеристика, характеристики см. в приложении 1.

Питание схемы осуществлялось от напряжения 2 вольта. Полученные характеристика и параметры:

U_лог⁰ = 70мВ.

U_лог¹ = 1949мВ.

U_помех⁺=230мВ.

U_помех^- =1143мВ.

Потребляемая мощность:

P=(1/2)*(P⁰+P¹)

P⁰=E*(I_R1⁰+I_R2⁰)

P¹=E*I_V18Б¹ ,где I_V18Б¹ – ток базы транзистора V18 (см. приложение 1)

P⁰=2,328 мВт.

P¹=0,772 мВт

P=1,55 мВт

t_1/2ф-¹⁰=20 нсек

t_1/2ф+⁰¹=14,67 нсек

t_зд=(1/2)*( t_1/2ф-¹⁰+ t_1/2ф+⁰¹)

t_зд=17,3 нсек

Электрические принципиальные схемы см. в приложении 1.

Моделирование элемента ТТЛ с тремя состояниями.

Элемент с тремя состояниями строится в данной работе введением дополнительного транзистора в схему ТТЛ со сложным инвертором. В данной работе при построении схем используется принцип универсальности блоков, поэтому, для того, чтобы на выходе получать не инвертированный, а прямой сигнал введен на вход схемы еще один инвертирующий элемент. Это увеличивает временную задержку работы схемы, усложняет схему и увеличивает потребляемую мощность, т. к. инверсные сигналы можно было взять с инверсных выходов триггера, но тогда схема блокировки потеряла бы универсальность. В случае, если универсальность этого блока не будет решающим фактором схема устройства может быть упрощена, а с триггеров могут быть взяты инверсные сигналы.

Электрическую принципиальную схему см. в приложении 2 (на изображении зависимости тока выхода схемы от напряжения - напряжение на выходе первого инвертирующего элемента (выход !A) ).

Разработка JK триггера.

Разработать двухтактный JK триггер, c синхронными J и K входами и асинхронными R,S входами. Входы J и K управляются прямыми уровнями сигналов. Входы R и S управляются обратными уровнями сигналов (действующее значение лог. “0”). Триггер содержит три входа J – J1,J2,J3 – объединенных функцией логического умножения – И и три входа K –K1,K2,K3 – также объединенных функцией логического умножения – И. Условное графическое изображение триггера представлено на рисунке 2.

Рис. 2.

Структура проектируемого триггера (рисунок 3).

Qⁿ⁺¹

ЧЯ1

БЯ

ЧЯ2

БЯ

Q₁

!Qⁿ⁺¹

СИ

Рис. 3.

S

R

A1

B1

A2

B2

БЯ – бистабильная ячейка; ЧЯ1 – «черный ящик» 1; ЧЯ2 – «черный ящик 2»

Примечание: сигналы S и R являются сигналами начальной установки и сброса. Какой именно из сигналов является сигналом начальной установки (НУ) определяется в зависимости от того, во что нужно сбрасывать конкретный триггер при НУ. Если нужно сбросить триггер в состояние логического нуля, то для этого нужно подавать нулевой ( сигналы S и R – инверсные – управляются уровнем логического нуля ) импульс на вход R, иначе на S.

Проектирование бистабильной ячейки (БЯ).

БЯ осуществляет по командам входных аргументов хранение, установку и сброс. 3 команды => минимум 2 управляющих входных аргументов =>А,В.

А=0 В=0 => хранение

А=1 В=0 => установка

А=0 В=1 => сброс

А=1 В=1 – не используется и заведомо не подается.

Если бы мы использовали А=1 В=1, то нельзя было бы определить выходное состояние ячейки, т. к. оно все время менялось бы, т. е. происходило зацикливание. Так как мы используем двухтактный триггер, с 2 БЯ и обратной связью из БЯ2 в БЯ1 и БЯ работают в «противофазе», то счет возможен - J=1 K=1 – возможная комбинация. По этой же причине не работают однотактный T и JK триггеры.

A	B	Qin	Qin+1
0	0	0	0
0	0	1	1
0	1	0	0
0	1	1	0
1	0	0	1
1	0	1	1
1	1	0	X
1	1	1	X

Строим диаграммы Вейча.

Qn+1		A		!A
	B	X	X
	!B	1	1	1
		!Qin	Qin		!Qin
!Qn+1		A		!A
	B	X	X	1	1
	!B				1
		!Qin	Qin		!Qin

Получившиеся выражения: