Суворова Е.А., Шейнин Ю.Е. Проектирование цифровых систем на VHDL (2003), страница 53

Его поведение описывается с помощью трех процессов. Первый процесс (р 1) служит для определения ведущего устройства, которому будет предоставлена шина. В данной реализации первое ведущее устройство имеет больший приоритет. Как вариант, в приведенном тексте модели закомментирована реализация, в которой ведущее устройство, только что использовавшее шину, имеет меньший приоритет, т.

е. приоритет определяется динамически. Для этого ПрИМЕНястСЯ ВНУТРЕННИЙ СИГНаЛ Гтп, В КОтОрОМ рЕГИСтрИруЕтея НОМЕР ВЕ- дущего устройства, использовавшее шину последним. Первый процесс должен выполняться только перед фазой адреса (после завершения очередного обмена). Для отслеживания этого, используется внугренний сигнал г1зз, устанавливаемый в 'О вторым процессом после выбора очередного ведущего устройства, которое будет использовать шину.

После того как ведущее устройство освобождает шину, этот сигнал в третьем процессе устанавливается в 1 . Описание модели на верхнем уровне иерархии Описание модели приведено в листинге 5.7. ЬЯзгагу 1ВВЕз пве така.веп( 1одзо 11О4.а11з апп1еу тоде11 ав еаза пкпте11з агсп1гесгпге псзззоепге ой пззс(е11 1в Практика применения МНШ.

2о7 — описание сигналов в1дпа1 в1(иза1 а1дпа1 в1дзза1 а1дпа1 аАдпа1 аАдпа1 а1дпа1 а1ввза1 аАдпа1 вгед1 з вс зз1оя1с; вгес(2з вг4 и1одтсз='0'з вдпг1, вдпг2 з вгс) и1одз.с; вйгвве: всс) и1одзсз вС ВЕз вс. и1одзс чесгог (3 с)овпго 0) з вВЕЧЕЕЬ з асс) и1одз.с з вМ)з вгс) и1од).с чесгог (31 заоипво 0) з в1И)зз вс. и1одзсз втВВУ: вид. и1одзсз вСБКз Ь1сз — описания компонентов ССЕ)рзИЗЕПС ИаВГЕГ1 ХВ депаг1о (Соигтгез вгс) и1одзс чессог (31 с)пепси О) з рОГВ (С1Кз 5П ЫГЗ РВВИЕз оис вгс) и1одтс; М)з 1поиг вг и1одзс чесгог (31 С(пеппе 0); СВЕ: оив всс) и1одзс чесгог(3 свивпйо 0) з 1ИУКз оив всс).

и1одзсз ткпчз Ал вгс) и1одтсз ВЕЧВЕО з Вп в Сс) и1одтс з Еедз оив ЬЫз апсз 1п Ь1Г)З вп6 осацрапепс павгег1 з ссадзопапс пезз1 Ав Роге (Апз 1поип вгс) и1од).с чесгог (31 с)пепси 0) з 1В)зуз Азз вгс) и1ояз.сз твпчз оиг всс) и1одзсз ВЕЧВЕЬз оиг всс) и1одзсз РЕАИЕз 1п всс) и1одзсз с Ве: Азз вгс). и1одзс чессог (3 с(оипво 0); с1)с: 1п Ь1Ф)з езС( оовдипзепп иеп1 з сспдквзепс сопгго11ег РС1 1а роге(гед1, гед2:вл всс) и1одзсз дпг1,дпг2з оив вгс) и1одзсз ггвзаез Ап всс3 и1одзсз вгагсз $п ЬАГ)з аза$ оозиропепг сопгго11ег РС1з Глава Б гвв в1авш1 ватаге: Ьгес -- включение компонентов-экземпляров в структурное описание -- архитектуры модели и1: павгег1 депегАс вар (Гон Тсе => "00000000000000000000000000000000 ) рогг саар (с1)с=>вс1)с, ЯЯ)а(Е =>вггапсе, ЛО=>ядо, СВЕ=>вС ВЕ, 1ЮХ=>в1ИЖ, ТЯПу=>вггсу, ПЕЧВЕЬ=>вс(ечве1, Кес(=>втес(1, Опт=>ядпг1) и4: павгег1 депегАс вар (Гоитгге => "10000000000000000000000000000000") рогг саар (с1)с=>вс1)с, ЕКАНЕ =>вегаюе, М)=>вд)З, СВЕ=>вС ВЕ, 1КПу=>я1ЯПу, ТЯПу=>всгсту, ПЕЧВЕЬ=>встечяе1, КесГ-.>вгед2, апг=>вдпс2) и2: юесп1 рогг вар (ЛГ)=>вас), 1ИУГ=>вагау, ТКОу=>ветс(у, ПЕЧВЕЬ=>яс(ечве1, ЯЯАИЕ=>ветаее, С ВЕ=>яс )зе, с1Х=>вс1Х)с атэс соптго11ег ГС1 рога саар(тед1=>вгед1, тес(2=>вгес(2, дпг1=>ядпс1, дпт2=>ядпг2, ггапсе=>вггаспе, ягагс=> ввгагг); епса агаЫ.еесгиге вггиссиге; Рассмотрим теперь работу модели.

Диаграмма работы приведена на рис. 5.6 (а, б). Предполагается следующая последовательность моделируемых действий. Сначала к памяти обращается первое ведущее устройство, поскольку оно имеет наивысший приоритет. Оно выполняет операцию чтения из памяти. В фазе данных по шине прочитывается 11 — 1, поскольку таково начальное значение всех ячеек памяти. Далее первое ведущее устройство переходит в стадию обработки данных. В этот момент шину занимает второе ведущее устройство, которое также выполняет чтение данных из памяти.

Затем первое ведущее устройство выполняет запись в память, после чего второе ведущее устройство выполняет запись в память. Состояние памяти после моделирования представлено на рис. 5.7 — 5.9. Второе ведущее устройство работает по тому же алгоритму, что и первое, ио с той разницей, что в словах, которые второе устройство записывает в память, добавлена ! в старшем разряде. Это позволяет отследить на временной диаграмме изменения, вносимые в память первым ведущим устройством, — первое изменение ячейки, и вторым мастером, — второе изменение ячейки. Для отражения разницы в значениях, записываемых в память двумя КОМПОНЕНтаМИ-ЭКЗЕМПЛЯраМИ, — п1 И п4, ПРИНадЛЕжащИХ ОДНОМУ ТИПУ КОМПОНЕНТОВ юавгег1, ИСПОЛЬЗОВаН МЕХаНИЗМ депеггс.

Глава 5 вобен.н2 еев О ЕЕЕГЕГГЕ 60000005 пюбе!!.н2 еее 1 ГГЕГЕГ 0 пюбен.н2 еее 2 еобе!1.н2 вее 3 еобен.н2 еее 4 еобе!1л2 еее 5 пюбеи,н2 еее 6 еобеи.н2 еее 7 еобеп.н2 п1ее 6 еобен,н2 еее„о пюбеи н2 еее 10 еобеи,н2 ееп! 11 вобеп.н2 еее 12 еобе!1.н2 еев 13 еобея.н2 еее М вобеи.н2 еев 15 ГЕГГГЕЕЕ еаааооас ЕЕЕГГГЕЕ 0 ГЕЕГГГЕЕ ЕЕГЕЕГГГ ЕЕГЕГГЕГ ЕЕГГЕЕГГ ГГГ Г Е 0 60000006 ГГГЕГГГГ ЕГГ ЕГГГ О 60000004 ЕГГЕГГГЕ ГГГЕГЕГГ ГГГЕГГГГ ЕГГЕЕЕГЕ ЕЕ Е ЕЕ Е Г 00 600 ОА ЕГЕЕГЕЕГ ЕГГЕГЕГГ еев 13 Е 0 ГГГЕЕГГГ вен\ 14 веп! 15 ЕЕ еобе!1.н2 вобе!1.н2 еобе!1.н2 вобе!1,н2 п30беи.н2 вобеп.н2 еобе!1.н2 еобеи.н2 еобе!1 нг вобен.нг вобе!1.н2 еобе!1.н2 еобеи.н2 пюбе!1.н2 вобе!1.н2 Рис.

5.7. Состояние памяти с 0 нс, по 2500 нс. еее 0 еев 1 и\оп! 2 еее 3 пюп! 4 веп! 5 еее 6 веп! 7 еее В веп! 9 и\оп\ 10 пюп!„1 1 и!Вв 12 Рис. 5.8. Состояние памяти с 2500 нс. по 4500 нс. Практика применения ИЧО~ 292 ЕЕЕЕЕЕЕЕ вобе!1.и2 вев 0 вобе!1.и2 вев ! вобеп и2 вев 2 вобе!1.и2 вев 3 вобеп.и2 вев 4 вобеп.и2 вев 5 вобе!1.и2 вев 6 8000000Е ЕЕЕГЕЕЕЕ ЕЕГЕЕЕЕЕ 8000000А ЕЕЕЕЕЕЕЕ вобе!1.и2 пев 7 800 0 60000006 ЕЕЕЕЕЕЕЕ вобе!1.и2 вев 6 обе!1.иг и в 8 вобе!1.и2 вев 10 во~еп.иг вев 11 вобе!1.и2 вев 12 вобе!1.и2 вев 13 вобе!1.и2 вев 14 вобе!1.и2 п1ев 15 8ООООООО ОО 8ООООООО ЕЕЕЕЕЕЕГ 80000004 00 80000004 ЕЕГЕЕЕЕГ 0000 02 8 ОООО 2 ЕЕЕЕЕЕЕЕ 80000000 00 80000 Рис. 5.9. Состояние памяти с 4500 нс.

по 5000 нс. Проектирование систем-на-кристалле на основе шины АМВА Спецификация АМВА (лоьтапсео1 и1ссссспсгс11ег виа лгспьсесссге) ~2Ь разработана как стандарт коммуникаций для высокопроизводительных системна-кристалле. Шина АМВА — процессорнонезависимая шина, пригодная для использования с процессорными ядрами разных архитектур. Она разрабатывалась с учетом возможностей и специфики коммуникаций внутри кристалла, с ориентацией на минимизацию аппаратных затрат на кристалле для организации взаимодействия и пересылки информации между объединяемыми шиной модулями. Шина АМВА стимулирует разработку модульных систем, с возможностью использования процессорных ядер, блоков памяти и периферийных блоков различных архитектур. Объединение шиной АМВА готовых блоков дает прямой и относительно простой путь их интеграции в законченную систему-на-кристалле.

Система шин АМВА разрабатывалась как инвариантная к технологиям реализации систем-на-кристалле, пригодная как для заказных, так и для полузаказных СБИС, для СВИС на вентильных матрицах и для ПЛИС (ееох). Глава 5 Стандарт шины АМВА определяет совокупность сигналов и протокол взаимодействия объединяемых шиной модулей. Будучи технологическинезависимой спецификацией, стандарт шины АМВА задает ее функционирование в терминах тактов сигналов синхронизации шины (АМВА — шина синхронная). Зависящие от технологии реализации СБИС характеристики, — электрические характеристики, временные характеристики, частота работы, не задаются стандартом на шину АМВА. Они определяются на этапе реализации проекта в СВИС.

Задаваемые стандартом АМВА правила построения взаимодействия модулей на шине обеспечат корректную и эффективную работу проекта при различных технологиях его воплощения в кристалле. Стандарт АМВА, протокол и организация шины хорошо согласуются с проектированием синтезируемых, параметризуемых модулей и систем-накристалле на их основе. Так, разрядности и число линий данных не фиксируются однозначно стандартом на шину АМВА.

Для систем на плате, собираемых из готовых СВИС и блоков на их основе, такое умолчание стандарта о разрядности шин может служить препятствием для обеспечения совместимости независимо разработанных узлов. Для систем-на-кристалле наоборот, такая позиция разработчиков стандарта дает необходимую гибкость, адаптируемость применяемых готовых модулей, 1Р-блоков к требованиям конкретных проектируемых устройств на СБИС. Синтезируемые по описанию иа языке ЧИПА., узлы легко параметризуются по параметрам такого рода. Язык ЧН01 является необходимым средством для проектирования системна-кристалле, использующих такую идеологию проектирования гибких, параметризуемых к условиям применения модулей и компоновки из них Систем-на-кристалле.

Стандарт шины АМВА включает в себя спецификации трех шин. О АН — мнапсеп нудь-регаогв~аосе виз. Эта шина предназначена для организации коммуникаций между быстродействующими модулями, обладающими сложной системой поведения, такими как процессорные ядра, контроллеры и блоки памяти. О АБ — лжапсеа аувер воз. Эта шина так же предназначена для организации системы коммуникаций между модулями, обладающими сложной системой поведения, но меньшим быстродействием. О АР — мчаосеп вегьрьега1 воя.