Лабораторная работа №2 Комбинационные функциональные узлы и устройства Часть 1

Задание сдано на оценку 5.Только документ word.

Задания в файле :
Часть 1
Задание 1. Изучение встроенных в DEEDS блоков дешифраторов на примере дешифратора 2–4. Построить его таблицу истинности и измерить по временной диаграмме задержки при изменении при изменении разрешающего сигнала E. Получить VHDL описание.
Задание 2. Постройте дешифратор каскадированием из более простых (табл.1.2). Проверьте его работоспособность, получите временные диаграммы для всех комбинаций входных сигналов в соответствии с заданием.
Задание 3. Изучите поведение схемы мультиплексора 2 – 1, приведенной на рис. 1.2. Получите генерируемый ДИИДС VHDL код, описывающий поведение мультиплексора 2‒1 и сравните с приведенным ниже.
Задание 4. Изучение мультиплексора 4–1 а) Исследовать мультиплексор 4–1 из библиотеки базовых элементов d-DcS. Построить таблицу истинности и измерить временные задержки.
Задание 5. Каскадирование мультиплексоров. Используя встроенные в ДЕЕДС блоки мультиплексоров постройте каскадированием более сложный и проверьте правильность работы схемы (табл.1.2). Таблица 1.2. Варианты каскадирования мультиплексоров № Задание 4 Постройте схему мультиплексора 4‒1 на 2‒1
Часть 2
Задание 1. Постройте схему двоичного одноразрядного сумматора в элементном базисе И, ИЛИ, НЕ, XOR, проверьте ее моделированием, определите задержку, получите vhdl код. На рис. 2.2 представлены его УГО и таблица истинности логической функции, где А, В, С ‒ входы, S – выход суммы, Ci–перенос в следующий разряд. Сравните его функцию и задержку с соответствующим блоком ДИИДС.
Задание 2. Построить схему двухразрядного сумматора с последовательным переносом из двоичных одноразрядных сумматоров-блоков ДИИДС типа FULL ADDER, проверить функцию и измерить задержку.
Задание 3. Изучение преобразования кодов. а) Исследовать работу блока COMPLEMENTOR – преобразователя кодов ДИИДС (получение дополнительного и обратного кодов из табл. 2.2).
Задание 4. Требуется построить и проверить схему простого АЛУ варианты см. в табл. 2.1 и 2.2. Входные данные– коды А и В – 4х разрядные числа со знаком из табл. 2.1, Код операции COP– 4 разряда, коды для АЛУ выбираются из табл. 2.2. Коды операций (СОР): 0000 – сложение, 0001 – вычитание, 1001 И, 0010 – ИЛИ, 0011 – НЕ, 0100 – И–НЕ, 0101 – ИЛИ–НЕ, 0111 –XOR, 1000 – XNOR. Отрицательные числа подавать с преобразователя в дополнительном коде. Получить временную диаграмму и VHDL описание.
Показать/скрыть дополнительное описание