Для студентов ИДДО НИУ «МЭИ» по предмету СхемотехникаПроектирование схем.Проектирование схем.
2025-05-262025-05-26СтудИзба
КМ-3, Проектирование схем
Новинка
Описание
Вариант №7
Оценка 5
Часть 1 . Триггеры Цель - изучение типов триггеров и их функций. Продолжительность лабораторной работы - 4 часа. . Изучение RS триггера. Триггер RS (RS Flip Flop, RSff) - это схема, имеющая два состояния 0 и 1 и способная их сохранять. Сигналы установки -S и сброса-R поступают на входы триггера, сигналы Q и NQ - образуются на его выходах. В простейшем случае это схема, собранная на двух логических элементах(логических вентилях,logic gates) И-НЕ (NAND) или ИЛИ-НЕ(NOR). Ниже на рис. 1.1 приведена таблица истинности RS триггера на элементах ИЛИ-НЕ ( RS NOR) и временная диаграмма его работы . Различают старое состояние триггера Qt-1 и новое Qt , где t обозначает время.
На теоретической временной диаграмме рис.1.1 стрелками показаны причинно- следственные соотношения сигналов в RS триггере при установке его состояния в 1 (Set-установка ) и в состояние 0(Reset-сброс). Показаны так же задержки сигналов в схеме : TpLH - задержка перехода из состояния 0( Low) в 1( Higth), TpHL - задержка перехода из состояния 1 в 0. На рис.1.2 представлены: a) ДИИДС модель RS NOR триггера, содержащая его схему , блоки ввода и индикации сигналов и временная диаграмма моделирования, b) диаграмма в режиме подачи"запрещенной" комбинации входных сигналов, вызывающих явление "генерации" в модели, c) диаграмма в режиме подачи слишком коротких входных сигналов, вызывающих явление "метастабильности" в модели.
Задание 1.Подтвердите приведенные выше утверждения 1.1. С помощью системы моделирования DEEDS создайте проект RS NOR триггера. Обратите внимание, что начальное значение выходных сигналов триггера - X (неопределенно - см. диаграммы на рис. 1.2). 1.2. Подайте сигнал «1» на вход S, а сигнал «0» - на вход R. Тогда выходной сигнал Q=0, а на выходе NQ сигнал =1.. Это установка триггера в 1. 6 1.3. Подайте сигнал «1» на вход R и сигнал «0» - на вход S . На выходе Q появляется сигнал «0», на выходе NQ - сигнал «1». Это сброс триггера в 0.
сброс триггера в 0. 1.4. Убедитесь, что когда оба входа S и R равны «0», триггер запоминает старое значение. Это режим хранения в триггере. 1.5. Если сигналы R = 1 и S = 1 одновременно подаются на входы триггера RS, то выходные сигналы будут Q = NQ = 0. Эта комбинация входных сигналов R = 1 и S = 1 называется запрещенной для RS NOR триггера . Запрет означает только то, что если после входной комбинации R = 1 и S = 1 подается комбинация R = 0 и S = 0, то появляются так называемые гонки сигналов. Состояние, в которое переходит триггер, определяется соотношением задержек в его логических элементах. Некоторые триггеры в реальной схеме перейдут в состояние «1», другие «0». Логический элемент (логический вентиль) имеет задержку распространения сигнала (Tpd). Для реальных элементов это случайная величина в диапазоне от Tpdmin до Tpdmax, определяемая нестабильностью технологического процесса их изготовления. Время установки триггера RS в новое состояние в среднем составляет Tpd_rs = 2 * Tpd_gate (рис.1.1). Поскольку в системе моделирования DEEDS задержки экземпляров логических элементов, в том числе и вентилей ИЛИ-НЕ
Задание 2. D -Триггер защелка (статический D -Триггер , D-Latch). Схема D- Триггера защелки и его таблица истинности показаны на рис. 1.3. Когда тактовый сигнал C = 1, триггер D является «прозрачным», и выходной сигнал Q повторяет входной сигнал D. Если поступает сигнал C=0, триггер-защелка D запоминает последнее значение входного сигнала D (рис. 1.3).
Поведение D-триггера-защелки( D-Latch Flip-Flop) вблизи спада сигнала C имеет особенности. В это время входной сигнал D не должен изменяться. Этот интервал времени начинается от времени предустановки tsetup до момента, пока синхросигнал C не станет =0, и заканчивается с истечением времени удержания(thold) после того, как сигнал C стал =0. Если сигнал D изменяется в течение этого интервала, состояние D-триггера-защелки(D-Latch Flip-Flop) непредсказуемо. 2.1. Изучите поведение схемы рис. 1.3. 2.2. Изучите поведение блока DEEDS D -триггера -защелки (Flip-Flop DLatch). 2.3. Сравните полученные временные диаграммы двух схемПоказать/скрыть дополнительное описание
Оценка 5
Часть 1 . Триггеры Цель - изучение типов триггеров и их функций. Продолжительность лабораторной работы - 4 часа. . Изучение RS триггера. Триггер RS (RS Flip Flop, RSff) - это схема, имеющая два состояния 0 и 1 и способная их сохранять. Сигналы установки -S и сброса-R поступают на входы триггера, сигналы Q и NQ - образуются на его выходах. В простейшем случае это схема, собранная на двух логических элементах(логических вентилях,logic gates) И-НЕ (NAND) или ИЛИ-НЕ(NOR). Ниже на рис. 1.1 приведена таблица истинности RS триггера на элементах ИЛИ-НЕ ( RS NOR) и временная диаграмма его работы . Различают старое состояние триггера Qt-1 и новое Qt , где t обозначает время.
На теоретической временной диаграмме рис.1.1 стрелками показаны причинно- следственные соотношения сигналов в RS триггере при установке его состояния в 1 (Set-установка ) и в состояние 0(Reset-сброс). Показаны так же задержки сигналов в схеме : TpLH - задержка перехода из состояния 0( Low) в 1( Higth), TpHL - задержка перехода из состояния 1 в 0. На рис.1.2 представлены: a) ДИИДС модель RS NOR триггера, содержащая его схему , блоки ввода и индикации сигналов и временная диаграмма моделирования, b) диаграмма в режиме подачи"запрещенной" комбинации входных сигналов, вызывающих явление "генерации" в модели, c) диаграмма в режиме подачи слишком коротких входных сигналов, вызывающих явление "метастабильности" в модели.
Задание 1.Подтвердите приведенные выше утверждения 1.1. С помощью системы моделирования DEEDS создайте проект RS NOR триггера. Обратите внимание, что начальное значение выходных сигналов триггера - X (неопределенно - см. диаграммы на рис. 1.2). 1.2. Подайте сигнал «1» на вход S, а сигнал «0» - на вход R. Тогда выходной сигнал Q=0, а на выходе NQ сигнал =1.. Это установка триггера в 1. 6 1.3. Подайте сигнал «1» на вход R и сигнал «0» - на вход S . На выходе Q появляется сигнал «0», на выходе NQ - сигнал «1». Это сброс триггера в 0.
сброс триггера в 0. 1.4. Убедитесь, что когда оба входа S и R равны «0», триггер запоминает старое значение. Это режим хранения в триггере. 1.5. Если сигналы R = 1 и S = 1 одновременно подаются на входы триггера RS, то выходные сигналы будут Q = NQ = 0. Эта комбинация входных сигналов R = 1 и S = 1 называется запрещенной для RS NOR триггера . Запрет означает только то, что если после входной комбинации R = 1 и S = 1 подается комбинация R = 0 и S = 0, то появляются так называемые гонки сигналов. Состояние, в которое переходит триггер, определяется соотношением задержек в его логических элементах. Некоторые триггеры в реальной схеме перейдут в состояние «1», другие «0». Логический элемент (логический вентиль) имеет задержку распространения сигнала (Tpd). Для реальных элементов это случайная величина в диапазоне от Tpdmin до Tpdmax, определяемая нестабильностью технологического процесса их изготовления. Время установки триггера RS в новое состояние в среднем составляет Tpd_rs = 2 * Tpd_gate (рис.1.1). Поскольку в системе моделирования DEEDS задержки экземпляров логических элементов, в том числе и вентилей ИЛИ-НЕ
Задание 2. D -Триггер защелка (статический D -Триггер , D-Latch). Схема D- Триггера защелки и его таблица истинности показаны на рис. 1.3. Когда тактовый сигнал C = 1, триггер D является «прозрачным», и выходной сигнал Q повторяет входной сигнал D. Если поступает сигнал C=0, триггер-защелка D запоминает последнее значение входного сигнала D (рис. 1.3).
Поведение D-триггера-защелки( D-Latch Flip-Flop) вблизи спада сигнала C имеет особенности. В это время входной сигнал D не должен изменяться. Этот интервал времени начинается от времени предустановки tsetup до момента, пока синхросигнал C не станет =0, и заканчивается с истечением времени удержания(thold) после того, как сигнал C стал =0. Если сигнал D изменяется в течение этого интервала, состояние D-триггера-защелки(D-Latch Flip-Flop) непредсказуемо. 2.1. Изучите поведение схемы рис. 1.3. 2.2. Изучите поведение блока DEEDS D -триггера -защелки (Flip-Flop DLatch). 2.3. Сравните полученные временные диаграммы двух схемПоказать/скрыть дополнительное описание
Задание 1.Подтвердите приведенные выше утверждения 1.1. С помощью системы моделирования DEEDS создайте проект RS NOR триггера. Обратите внимание, что начальное значение выходных сигналов триггера - X (неопределенно - см. диаграммы на рис. 1.2). 1.2. Подайте сигнал «1» на вход S, а сигнал «0» - на вход R. Тогда выходной сигнал Q=0, а на выходе NQ сигнал =1.. Это установка триггера в 1. 6 1.3. Подайте сигнал «1» на вход R и сигнал «0» - на вход S . На выходе Q появляется сигнал «0», на выходе NQ - сигнал «1». Это сброс триггера в 0..
Файлы условия, демо
Характеристики домашнего задания
Предмет
Учебное заведение
Семестр
Вариант
Программы
Теги
Просмотров
4
Размер
1,58 Mb
Преподаватели
Список файлов
lab3_var7
l3_p1
Num_1_VHDL
Components.vhd
Num_1.vhd
ReportMessages.txt
Num_3_VHDL
Components.vhd
Num_3.vhd
ReportMessages.txt
1.pbs
2.pbs
3.pbs
l3_p2
1.pbs
2.pbs
3.pbs
l3_p3
1.pbs
LUT4_rom_based.cbe
ROM16x4_V7.drs
l3_var7.docx