30501-1 (663156), страница 5

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 5)

При операции сдвига в право используют вход СП1 и выход СП0, для организации последовательного переноса - вход С1 и выход С0. Наличие выходов Х и У обеспечивает организацию ускоренного (сквозного) переноса между микросхемами ЦПЭ. При неарифметических операциях схемы переноса используют для выполнения логического ИЛИ всех разрядов слова с учетом маскирования по входам К. Входом К пользуются при арифметических операциях для маскирования полей и отдельных разрядов обрабатываемых слов. Через входы К в ЦПЭ могу подаваться константы из памяти микропрограмм. Обычно регистр адреса используется для хранения и пересылки адреса команд в основную память. В этом случае информация с АЛУ через отдельный выход поступает на регистр памяти. В каждом микрокомандном цикле на входы F поступает микроинструкция (часть поля микрокоманды,), которая дешифруется и определяет выполнение необходимы операций ЦПЭ. Микроинструкция F0-F6 разбита на два поля F и R- группы. F -группы (F4-F0) определяет код операции, регистровая R- группа (F0-F3) - адрес регистров.

На рис. 4 показан вариант соединения БИС ЦПЭ с последовательным переносом, осуществляемым с помощью БИС ускоренного переноса. Цикл обработки ЦПЭ составляет 100 нс.

Блок микропрограммного управления предназначен для управления последовательностью выборки микрокоманд из управляющей памяти (ЗУМК) и выполняет следующие функции: управление регистром адреса микрокоманды; выборку очередной микрокоманды с учетом содержимого РАМК; хранение и выдачу признаков; управление микропрограммными прерываниями. В состав БМУ (рис. 5) входят: девятиразрядный регистр адреса микрокоманд и соответствующая магистраль; схема формирования очередного адреса; выходные буферы адреса микрокоманды на элементах с тремя состояниями; триггеры признаков (C, Z, Ф); регистр команды; выходной буфер флажков.

Формирование адреса очередной микрокоманды выполняется с помощью условных и безусловных переходов. В каждой текущей микрокоманде содержится поле микроинструкции БМУ, предназначенной для формирования адреса следующей микрокоманды. Адреса микрокоманды (всего 512) образуют матрицу (страницу), состоящую из 32 строк и 16 столбцов. Каждый адрес определяется номером той строки и того столбца, на пересечении которых он находится. Под адрес строки отводится пять разрядов (МА₈ – МА₄), а под адрес столбца четыре разряда (МА₃ – МА₀). Девятиразрядный адрес микрокоманды, выработанный логикой следующего адреса, загружается в регистр адреса микрокоманд, а из него выдается в память микрокоманд по десяти выходным шинам.

Блок микропрограммного управления обеспечивает хранение текущего значения на выходе переноса ЦПЭ (С0, СП0) и управляет информацией на входе переноса (С1, СП1). С помощью двух групп микроинструкций осуществляется управление признаками - установка и их выдача. Схема обработки признаков содержит три триггера: С и Z и триггер - защелку Ф, в которой запоминается текущее состояние выхода переноса ЦПЭ. Логическая схема признаков совместно со схемой переноса ЦПЭ используется для выполнения арифметических и сдвиговых операций.

Сигнал в двоичном коде на входах УА используется для формирования адресов строки и столбца и вида микроопераций, выполняемой БМУ. По четырем микроинструкциям производятся безусловные переходы, по остальным - условные. Для формирования адреса следующей микрокоманды при безусловных переходах используется адрес текущей микрокоманды, который хранится в регистре адреса и ряд битов микроинструкции УА₀-УА₆: при условных переходах - адрес текущей (предыдущей) микрокоманды и содержимое регистров С, Z или Ф либо код старших разрядов К₄-К₇. Для выработки следующего адреса микрокоманды по содержимому данных на шинах К₄-К₇ используется часть адреса текущей микрокоманды и несколько разрядов кода на шинах УА.

Управление схемой обработки признаков (C, Z и Ф) осуществляется с помощью микроинструкции на входах УФ₀ – УФ₃. Информация на входе Ф записывается в триггер Ф и затем в триггер С или Z. По входу ЗМ дается разрешение на запись информации со входов К в регистр адреса микрокоманд. Разрешение на прерывание выдается с выходной шины СРП при микроинструкции ПЕРЕХОД В НУЛЕВУЮ СТРОКУ, что означает конец выполнения микропрограммы (команды). Обычно сигнал с шины СРП подается на входную шину СРП блока приоритетного прерывания. Этот блок может ответить на прерывание выдачей сигнала подтверждения прерывания, что блокирует выдачу следующего выбранного адреса строки из БМУ. Тогда при выдаче нового адреса микрокоманды на линию адреса строки можно подавать адрес извне минуя БМУ, что позволяет перевести микропрограмму на программу обработки прерывания. Измененный адрес строки, переданный на адресные линии микрокоманд, не изменяет содержимого регистра адреса микрокоманд. Таким образом, последующая функция перехода будет использовать адрес строки в регистре адреса микрокоманды, а не измененный адрес строки.

Цикл БМУ составляет 85 нс. Имеется возможность адресации 512 микрокоманд (предусмотрена возможность наращивания числа адресуемых микрокоманд). Корпус микросхемы типа ДИП с 40 выводами.

Схема ускоренного переноса (СУП) предназначена для формирования групповых переносов при совместном использовании с ЦПЭ в многоразрядных сумматорах. Микросхема позволяет объединить до восьми ЦПЭ, т. е. образовать 16-разрядный сумматор.

Схема имеет 17 информационных входов, 8 информационных выходов и один управляющий вход, позволяющий управлять выходом самого старшего переноса.

В каждом ЦПЭ формируются сигналы подготовки сквозного переноса, которые подаются в схему ускоренного переноса, а она в свою очередь вырабатывает сигналы переносов, поступающие в ЦПЭ. Если в каждом разряде 1, то сигнал подготовки также 1 и через данную секцию происходит перенос от младшей к старшей. Так как схема ускоренного переноса генерирует сигналы переносов во все ЦПЭ одновременно вне зависимости от разрядности, то время суммирования многоразрядных слов существенно сокращается по сравнению с последовательным межсекционным переносом

Многорежимный буферный регистр (МБР) содержит восемь D – триггеров-защелок, имеющих выходные буферы на элементах с тремя состояниями, схему управления записью и считыванием информации и схему формирования запроса прерывания.

Рассматриваемый регистр обладает универсальными возможностями: он может использоваться в качестве буферного регистра для выхода на магистраль, формирования двунаправленных магистралей, построения адаптеров параллельного интерфейса.

В зависимости от уровней управляющих сигналов МБР может работать в двух режимах: входном и выходном. Это позволяет создавать с помощью МБР двунаправленные магистрали, Если на входе ВР единица, то МБР работает в выходном режиме и выходные буферы открыты, т.е. МБР выдает информацию в выходные шины. Если на входе С - единица, на выходе ВР - нуль и выбран данный МБР, т.е. на входе ВК1 - нуль, а на входе ВК2 - единица, то МБР работает во входном режиме, т.е. выполняется запись в МБР с входных шин D, выходные буферы закрыты и на выход информация не выдается.

Когда МБР находится во входном режиме (сигнал ВР – нуль), сигнал С может использоваться для синхронной записи данных в информационные триггеры и установки триггера в прерывающее состояние. Время цикла МБР составляет 50 нс.

Блок приоритетных прерываний. БПП служит для выработки сигнала запроса на прерывание в процессорной системе. При установки системы в исходное состояние низким уровнем сигнала (“Уст. 0”) триггер запроса на прерывание вырабатывает сигнал прерывания ЗП. Для организации системного сброса этот триггер устанавливается в непрерывающее состояние подачи сигнала R, при этом одновременно сбрасываются информационные триггеры. Сигнал ЗП позволяет подавать сигнал R непосредственно на входы R₀ – R₇ микросхемы БПП.

Шинные формирователи. Блоки шинных формирователей предназначены для подключения модулей к магистрали. Типичная задержка на ШФ и ШФИ - 20нс, корпус схемы типа ДИП с 16 выводами.

Характеристики

Список файлов реферата