Семинар2 (1083571), страница 3

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 3)

Р4 Intel486 DX - полный вариант (CPU+FPU), кэш с прямой записью;

Р23 Intel486 SX - вариант без FPU, кэш с прямой записью;

P23N Intel487 SX - аналог процессора 486 DX (FPU+CPU), устанавливаемый в гнездо сопроцессора и отключающий «основной» SX-процессор;

Intel486SL Enhanced - процессор со средствами SMM и возможностью остановки синхронизации (StopClock) для снижения энергопотребления;

Р24 Intel486DX2 - процессор с удвоением частоты;

Р24С IntelDX4 CPU - процессор с утроением частоты (OEM-версия), может иметь средства SMM.

Остановимся подробнее на нововведениях в архитектуру процессоров, появившиеся в четвертом поколении.

Процессор 486 имеет внутренний первичный кэш (Cache Level 1) размером 8 Кбайт, единый для данных и инструкций. Кэш имеет 4-канальную наборно-ассоциативную архитектуру и работает на уровне физических адресов памяти. Кэш содержит 128 наборов по 4 строки размером по 16 байт каждая. Строки в кэш-памяти выделяются только при чтении, политика записи первых процессоров 486 - Write Through (сквозная запись), полностью программно-прозрачная; более поздние модификации позволяют переключаться на политику Write Back (обратная запись).

На смену конвейерной адресации предыдущих процессоров, начиная с процессора 486, введен режим пакетной передачи (Burst Mode). Этот режим предназначен для быстрых операций со строками кэша. Строка кэша процессора 486 имеет длину 16 байт, следовательно, для ее пересылки требуется четыре 32-разрядных шинных цикла. Поскольку использование кэша предполагает, что строка должна в нем присутствовать целиком, ввели пакетный цикл (Burst Cycle), оптимизированный для операций обмена внутреннего кэша с оперативной памятью. В этом цикле адрес и сигналы идентификации типа шинного цикла выдаются только в первом такте пакета. В каждом из последующих тактов могут передаваться данные, адрес для которых уже не передается по шине, а вычисляется из первого по правилам, известным и процессору, и внешнему устройству. В пакетный цикл процессор может преобразовать любой внутренний запрос на множественную передачу, но при чтении его размер ограничен одной строкой кэша, а при записи в стандартном режиме шины в пакет могут собираться не более 32 бит.

3. Процессоры класса Pentium.

Процессоры Pentium фирмы Intel представляют пятое поколение процессоров семейства 80х86. По базовой регистровой архитектуре и системе команд они совместимы с вышеописанными 32-битными процессорами, но имеют 64-битную шину данных, благодаря чему их иногда ошибочно называют 64-разрядными.

По сравнению с предыдущими поколениями процессоры Pentium имеют следующие качественные отличия:

• суперскалярная архитектура: процессор имеет два параллельно работающих конвейера обработки (U-конвейер с полным набором и V-конвейер с несколько ограниченным набором инструкций), благодаря чему он способен одновременно выполнять две инструкции;

• применена технология динамического предсказания ветвлений совместно с выделенным внутренним кэшем команд объемом 8 Кбайт обеспечивает максимальную загрузку конвейеров;

• внутренний (Level 1) кэш данных объемом 8 Кбайт в отличие от 486 работает с отложенной (до освобождения внешней шины) записью и настраивается на режим сквозной или обратной записи, поддерживая протокол MESI;

• внешняя шина данных ради повышения производительности имеет разрядность 64 бит, что требует соответствующей организации памяти;

• встроенный сопроцессор за счет архитектурных улучшений (конвейеризации) в 2-10 раз превосходит FPU-486 по производительности;

• введено несколько новых инструкций, в том числе распознавание семейства и модели CPU;

• применено выявление ошибок внутренних устройств (внутренний контроль паритета) и внешнего интерфейса шины, контролируется паритет шины адреса;

• введена возможность построения функционально избыточной двухпроцессорной системы;

• реализован интерфейс построения двухпроцессорных систем с симметричной архитектурой (начиная со второго поколения Pentium);

• введены средства управления энергопотреблением;

• применена конвейерная адресация шинных циклов;

• сокращено время (количество тактов) выполнения инструкций;

• введена трассировка инструкций и мониторинг производительности;

• расширены возможности виртуального режима - введена виртуализация флага прерываний;

• введена возможность оперирования страницами размером 4 Мб (вместо 4 Кб) в режиме страничной переадресации (Paging).

Все Pentium-процессоры имеют средства SMM, возможности которых расширялись по мере появления новых моделей.

Средства тестирования включают возможность выполнения встроенного теста BIST (Built-in Self Test), обеспечивающего выявление ошибок микрокодов, программируемых логических матриц, тестирование командной кэш-памяти, кэш-памяти хранения данных, буфера быстрой переадресации и ROM.

В процессорах реализованы новые дополнительные средства отладки:

• зондовый режим (Probe Mode), обеспечивающий доступ к внутренним регистрам и пространствам ввода/вывода и системной памяти процессора Pentium. Этот режим позволяет проверять и изменять состояние CPU, обеспечивая средства для отладки программ с возможностями, подобными внутрисхемным эмуляторам;

• расширения отладки DE (Debug Extensions), позволяющие ставить контрольные точки по адресам ввода/вывода;

• внутренние счетчики, используемые для текущего контроля производительности и учета числа событий;

• пошаговое исполнение инструкций с помощью команды CPUID.

Процессоры Pentium первого поколения (Р5) с тактовой частотой 60 и 66 МГц вмели напряжение питания 5В, что приводило к большому тепловыделению (на частоте 66 МГц - 16 Вт). Они выпускались в корпусах PGA-273 (матрица 21х21), для установки этих процессоров предназначен сокет типа 4.

Процессоры Pentium второго поколения (Р54) имеют напряжение питания 3,3В и ниже, что существенно снижает рассеиваемую мощность. Более совершенные модели второго поколения используют технологию снижения напряжения питания VRT (Voltage Reduction Technology). При этом напряжение питания VCC для интерфейсных схем остается равным 3,3В, а для питания ядра, потребляющего около 90% мощности, VCC снижено до 2,9В, что уменьшает рассеиваемую мощность.

Процессоры изготавливаются в корпусах SPGA-296 с шахматным расположением выводов, для их установки предназначены сокеты типов 5 и 7.

Сокет 7 имеет две шины питания: VCC2 для питания ядра процессора и VCC3 для питания интерфейсных схем и допускает установку процессоров с VRT-технологией.

В процессорах второго поколения применяется внутреннее умножение частоты, при этом интерфейсные схемы внешней системной шины работают на частотах 50, 60 или 66,66 МГц, а ядро процессора работает на более высокой частоте (75, 90, 100, 120, 133, 150, 166, 180 и 200 МГц). Разделение частот позволяет реализовать достижения технологии изготовления процессоров, существенно опережающие возможности повышения производительности памяти и других традиционных компонентов компьютера. Коэффициент умножения 1,5; 2; 2,5 или 3) задается комбинацией уровней сигналов на входах BF0, BF1 в пределах, разрешенных спецификацией тактовой частоты процессора. Независимость установки внешней частоты и коэффициента умножения позволяет одну и ту же внутреннюю частоту задавать разными способами.

Процессоры Pentium MMX (P55C) - новое поколение процессоров, основанное на ММХ-технологии, которая ориентирована на мультимедийное, 2D- и ЗD-графическое и коммуникационное применение. В логическую архитектуру Pentium введены восемь 64-битных регистров, 4 новых типа данных и 57 дополнительных мнемоник инструкций для одновременной обработки нескольких единиц данных SIMD (Single Instruction Multiple Data).

Одновременно обрабатываемое 64-битное слово может содержать как одну единицу обработки, так и 8 однобайтных, 4 двухбайтных или 2 четырехбайтных операнда. В остальных командах обеспечивается совместимость с Pentium. На самом деле, регистры MMX физически расположены в стеке регистров FPU, так что новых регистров этот процессор не предоставляет, и чередование использования программой инструкций FPU и MMX приводит к снижению эффективности работы, связанному с необходимостью пересылок данных из стека в память и обратно. Эффективность MMX вызывает некоторые сомнения, поскольку те функции, для которых они целесообразны, с успехом выполняются акселераторами графических карт, которые стали уже обыденными.

Кроме MMX-расширения, в архитектуре Pentium MMX имеется ряд усовершенствований, повышающих его производительность и на обычных операциях. Более эффективный способ предсказания ветвлений, удвоено количество буферов записи (их стало 4) и удвоен объем обеих частей кэша L1 (теперь 16+16 Кбайт), увеличено количество ступеней конвейеров, улучшена возможность параллельных вычислений (процессор способен выполнять две SIMD-инструкции с 16-битными данными за 1 такт). Частоты ядра процессора (166, 200, 233, 266 МГц) при частоте внешней шины 66 МГц задаются несколько иными комбинациями сигналов BFO, BF1, соответствующих коэффициентам умножения 2,5; 3; 3,5 и 4.

Применено раздельное питание ядра (напряжение 2,7-2,9 В, номинал 2,8 В) и интерфейсных схем (3,135-3,6 В, номинал 3,3 В). Процессор совместим по выводам с Pentium второго поколения с технологией VRT и устанавливается в сокет 7.

Процессоры Pentium для мобильных применений (блокнотных ПК) имеют пониженное энергопотребление, обеспеченное снижением напряжения питания ядра процессора. Они отличаются более высокой допустимой температурой, что позволяет их использовать в довольно тесных корпусах с плохими условиями вентиляции. Кроме того, из этих процессоров изъяты средства поддержки двухпроцессорных систем, APIC и соответствующие им внешние выводы. Процессоры этого класса кроме корпусов SPGA исполняются и в корпусах TCP, имеющих выводы, расположенные по периметру корпуса.

По интерфейсу и составу сигналов шина процессоров класса Pentium напоминает шину 486, но имеет заметные отличия. Новые особенности направлены на поддержку политики обратной записи кэша, повышение производительности и обеспечение дополнительных функциональных возможностей. Если шина 486 была ориентирована на максимальную гибкость и простоту подключения устройств с различной разрядностью, то шина Pentium ориентирована на достижение максимальной производительности.

Шина данных стала 64-битной для повышения производительности обмена с памятью. Возможность динамического управления разрядностью шины (сигналами BS16# и BS8#, которые были у процессора 486) изъята, а согласование по разрядности с интерфейсными шинами возложено на микросхемы чипсета.

При разрешенном контроле паритета данных (сигналом PEN) ошибка вызывает не только срабатывание сигнала PCH, и фиксацию адреса данных в регистре машинного контроля.

В дополнение к контролю паритета шины данных введен контроль паритета шины адреса. Обнаруженная ошибка паритета бит А[31:5] шины адреса только вызывает сигнал ошибки APCHK, который может быть обработан системной логикой.

Пакетные циклы выполняются только при обращении к памяти, причем как при чтении (как это было у 486), так и при записи. Пакетные циклы связаны только с кэшируемой памятью, при этом кэшируемая память подразумевает и ее поддержку пакетного режима.

Процессор имеет вход EWDE, с помощью которого он отслеживает состояние внешних буферов отложенной записи для обеспечения корректной последовательности шинных циклов записи.

Инициализация процесса выполняется по сигналу RESET аналогичного предыдущим процессорам.

Режим SMM реализован аналогично предыдущим процессорам 386SL и 486SL.

Процессоры Pentium имеют ряд расширений относительно базовой архитектуры 32-разрядных процессоров. Для возможности получения сведений об реализованных изменениях в систему команд включена инструкция CPUID, позволяющая программно в любой момент времени (а не только сразу после сигнала RESET) получить сведения о классе, модели и архитектурных особенностях конкретного процессора.

В дополнение к базовой архитектуре 32-разрядных процессоров, Pentium имеет набор регистров, специфических для модели - MSR (Model Specific Registers). В их число входит группа тестовых регистров (TR1...TR12), средства мониторинга производительности, регистры-фиксаторы адреса и данных цикла, вызвавшего срабатывание контроля машинной ошибки. Название этой группы регистров указывает на возможную их несовместимость для разных классов (Pentium и Pentium Pro). Программа, их использующая, должна опираться на сведения о процессоре, полученные с помощью инструкции CPUID.

Средства мониторинга производительности включают таймер реального времени и счетчики событий. Таймер TSC (Time Stamp Counter) представляет собой 64-битный счетчик, инкрементируемый с каждым тактом ядра процессора. Для чтения его содержимого предназначена инструкция RDTSC.

Тестовые регистры позволяют управлять большинством функциональных узлов процессора, обеспечивая возможность весьма подробного тестирования их работоспособности. С помощью бит регистра TR12 можно запретить новые архитектурные свойства.

Процессоры Pentium, начиная со второго поколения, имеют специальные интерфейсные средства для построения двухпроцессорных систем. Интерфейс позволяет на одной локальной системной шине устанавливать два процессора, при этом почти все их одноименные выводы просто непосредственно объединяются. Целью объединения является либо использование симметричной мультипроцессорной обработки SMP (Symmetric Multi-Processing), либо построение функционально избыточных систем FRC (Functional Redundancy Checking).

В системе с SMP каждый процессор выполняет свою задачу, порученную ему операционной системой. Поддержку SMP имеют такие ОС, как Novell Net- Ware, Windows NT, OS/2, многое ОС семейства Unix. Оба процессора разделяют общие ресурсы компьютера, включая память и внешние устройства. В каждый момент времени шиной может управлять только один процессор из двух, по определенным правилам они меняются ролями.

Арбитраж процессоров выполняется с помощью «приватных» сигналов запроса (PBREQ) и подтверждения передачи (PBGNT) управления локальной шиной. Процессор - текущий владелец шины - отдаст управление шиной другому процессору по его запросу только по завершении операции. Сблокированные циклы не могут прерываться другим процессором, кроме случая, когда обращение к памяти попадает в область, модифицированный образ которой находится в кэше другого процессора. В этом случае, индицируемом сигналом РНITМ#, ему отдадут управление для выполнения обратной записи из кэша. Сигналы обычного системного арбитража (HOLD, HLDA, BOFF) в двухпроцессорной системе действуют обычным образом, но воспринимаются и управляются поочередно текущим владельцем локальной шины.

Характеристики

Список файлов семинаров