Ещё один готовый курсовой проект (1082200), страница 2

Просмтор этого файла доступен только зарегистрированным пользователям. Но у нас супер быстрая регистрация: достаточно только электронной почты!

Текст из файла (страница 2)

Описание используемых функциональных узлов

Мультиплексор (MX)

На вход А подается управляющие сигналы (старший на А0), по которым осуществляется выборка соответствующего из информационных входов I.

В схеме использованы следующие МХ:

16-1 (УА) — 1 шт.

4-1 шинный (16 разрядов) — 4 шт.

2–1 шинный (16 разрядов) — 1 шт.

Счетчик (СТ)

На вход I подается начальное значение счетчика. Входы +1 и –1 служат для увеличения/уменьшения текущего значения счетчика на 1. Вход пр служит для команды приема нового значения (пр=1). Выход D — текущее значение счетчика. Выходы ≤0 и ≥2ⁿ-1, где n — разрядность счетчика, выдают сигнал 1, когда счетчик находится в состоянии всех нулей/всех единиц.

В схеме используются один 4-х разрядный счетчик.

Регистр (RG).

На вход I подается новое значение регистра. Входы S0 и S1 служат для управления регистром:

S0 S1 Функция

0 0 Хранение

0 1 Сдвиг вправо

1 0 Сдвиг влево

1 1 Прием.

Входы DCR/DCL служат для заполнения левого/правого крайнего разряда регистра при сдвиге вправо/влево.

На выходе D — текущее значение регистра.

В схеме использовались:

16 разрядный — 5 шт.

5 разрядный (УА) — 1 шт.

Сумматор (SM)

Входы А и В сумматора служат для приема чисел. Результат сложения получается на выходе S. Вход cr служит для приема младшего разряда переноса, а выход CR — для выдачи старшего разряда переноса.

В схеме использованы:

16-ти разрядный сумматор;

16 одноразрядных сумматоров.

ПЗУ (ROM)

Используются в управляющем автомате для генерации управляющих команд. В схеме используется ПЗУ с 5-и разрядным адресом и размером хранимого слова — 39 бит.

Примечание.

1. В схеме также использовалась схема сложения по модулю два.

2. Инверсный вход подразумевает использование инвертора при подключении цепи к указанному элементу.

3. На входы С всех схем подается внешняя синхронизация (СИ).

Функциональная схема ОА и УА

Таблица прошивки памяти ПЗУ

S	q	Y	H	S'	e
0	0	m1	0	0	1
0	1	m2	p1	1	*
1	0	m2	p1	1	*
1	1	m0	p3	2	*
2	0	m3	p4	3	*
2	1	m5	0	8	0
3	0	m4	p5	4	*
3	1	m18	0	0	0
4	0	m0	p4	5	*
4	1	m19	0	0	0
5	0	m2	p1	6	*
5	1	m15	p2	7	*
6	0	m2	p1	6	*
6	1	m5	0	3	0
7	0	m15	p2	7	*
7	1	m16	0	0	0
8	0	m2	p1	8	*
8	1	m6	p6	9	*
9	0	m7	0	10	0
9	1	m8	0	10	0
10	0	m9	p7	11	*
10	1
11	0	m10	p6	9	*
11	1	m11	p8	12	*
12	0	m15	p2	14	*
12	1	m12	p5	13	*
13	0	m14	0	14	0
13	1	m13	0	14	0
14	0	m15	p2	14	*
14	1	m16	0	15	0
15	0	m15	p2	15	*
15	1	m17	0	0	0

Таблица соответствия управляющих сигналов и блоков m

Таблица соответствия управляющих сигналов и блоков m

Таблица соответствия предикатных блоков Р,
входов MX в УА и внутренних сигналов h схемы ОА

Р	На вход МХ	H	Описание
p0	0	0	Нулевое значение.
р1	ШУВх[0]=1	1	Разрешение на прием
р2	ШУВх[1]=1	2	Разрешение на выдачу
р3	ШУВх[2]=1	3	Код операции
p4	h1	4	CT1≤0
p5	h2	5	Overload — переполнение
p6	h5	6	(RG1[0]=1)xor(CT1≥15)
p7	h3	7	CT1≥15
p8	h4	8	RG1[0]=1

Алгоритм в mp кодах

2

Характеристики

Список файлов курсовой работы