Реферат: ПОСТРОЕНИЕ VERILOG-МОДЕЛИ BER-ТЕСТЕРА ДЛЯ ПРОВЕРКИ КАНАЛОВ СВЯЗИ ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ
Описание
ПОСТРОЕНИЕ VERILOG-МОДЕЛИ BER-ТЕСТЕРА ДЛЯ ПРОВЕРКИ КАНАЛОВ СВЯЗИ ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ
Содержание
- Техническое задание (c вариантом решения) на курсовой проект
Характеристики реферата
Тип
Предмет
Просмотров
88
Качество
Идеальное компьютерное
Размер
224,19 Kb
Список файлов
Комментарии
Нет комментариев
Стань первым, кто что-нибудь напишет!



















