Информация про процессоры фирмы analog devices, страница 7

При начальной установкеобязательно выполнение этого требования, которое дальше поддерживается протоколом32функционирования линка. Передающий порт отмечается маркером, который передается другомупорту при смене направления передачи по линку. Передача маркера происходит за 4 такта.Очереди портовКаждый порт имеет входную и выходную FIFO-очереди. Процессор или канал ПДП пересылаютданные в конец выходной FIFO-очереди порта для передачи их по линку. Выборка принятых данныхвыполняется из начала входной FIFO-очереди.

Обе очереди имеют по 8 элементов, каждый из которыхпредназначен для хранения 32-битного слова. При соединении двух С4х в каждом линке образуетсяочередь в 16 элементов: 8 элементов на одном конце линка и 8 элементов на другом конце линка.Интерфейс линковПрограммное управление передачами данных по линкам выполняется путем записи соответствующихкодов в регистры состояния и управления линков. Для каждого линка в С4х выделена часть адресногопространства размером 16 слов:••••первое слово содержит управляющий регистр порта;второе слово является элементом 0 входной FIFO-очереди;третье слово служит элементом 7 выходной FIFO-очереди;остальные слова резервные.Поля и отдельные биты управляющего регистра определяют:•••••направление передачи порта: входной или выходной;прекращение функционирования порта как входного и переключение на функционирование каквыходного;прекращение функционирования порта как выходного и готовность переключиться в режимвходного порта;указатель заполненности выходной очереди;указатель заполненности входной очереди.Функционирование линковКогда функционирование порта как входного прекращено, он не дает сигнала готовности к приемупосле получения первого байта.

Передача данных останавливается до момента переключения порта врежим входного порта или до поступления сигнала сброса. При этом передача данных послевозобновления идет без потери байтов.Коммуникационный порт не выдает подтверждения на запрос маркера в следующих случаях:••его функционирование как входного порта прекращено;порт имеет заполненную входную FIFO-очередь.При этом порт, сохранив маркер, может функционировать как выходной.Если коммуникационный порт прекращает функционировать в качестве входного порта в моментприема запроса маркера, то подтверждение на запрос маркера выдается до остановки.Прекращение функционирования порта как выходного приводит к следующим последствиям:••если выходной порт не имеет маркера и его функционирование как выходного портапрекращено, то запрос на маркер не высылается;если выходной порт имеет маркер и идет передача, то после выдачи передаваемого словаследующее слово не передается;33••если выходной порт имеет маркер и его функционирование как входного порта не прекращено,а функционирование как выходного порта прекращено, то при запросе маркера он должен бытьпередан;при установке функционирования порта как выходного при наличии маркера передачавозобновляется; при отсутствии маркера она должна быть запрошена в обычном порядке.Основной механизм синхронизации базируется на сигналах "готов/не готов".

Если канал прямогодоступа в память или центральный процессор пытаются прочитать из пустой входной очереди илизаписать в полную выходную очередь, выдается сигнал "не готов" и каналы ПДП или ЦП продолжатчтение или запись после получения сигнала "готов".Сигналом готовности для выходного канала является OCRDY (Output Channel Ready), который такжеявляется сигналом прерывания. Сигналом готовности для входного канала является ICRDY (InputChannel Ready), который также является сигналом прерывания.Каждый порт способен генерировать четыре различных сигнала прерывания:••••входная очередь полна (input channel full);входной канал готов (input channel ready);выходной канал готов (output channel ready);выходная очередь пуста (output channel empty).ЦП может обрабатывать все 4 сигнала, а канал ПДП только сигналы готовности.Два 32-разрядных таймера могут работать как с внутренней, так и с внешней синхронизацией,осуществлять подсчет временных интервалов и внешних событий, выдавая сигналы процессору или вовнешнюю среду.Микропроцессоры семейства TMS320C8XМикропроцессор TMS320C80, выпущенный в конце 1994 года, имеет второе название - MVP(Multimedia Video Processor - мультимедийный видеопроцессор), что обусловлено его высокойэффективностью на задачах обработки изображений, в системах виртуальной реальности, компрессиии декомпрессии видео- и аудиоданных, обработки связной информации.TMS320C80 представляет собой новый подход к повышению производительности ифункциональности цифровых сигнальных процессоров: в одной микросхеме объединено четыреусовершенствованных цифровых процессора обработки сигналов (ADSP - Advanced Digital SignalProcessor), каждый из которых выполняет за такт несколько RISC-операций, и пятый процессор,называемый главным процессором (Master Processor - МР), - 32-разрядный процессор свысокопроизводительным устройством обработки чисел в формате с плавающей точкой.

Вдополнение к процессорному ядру на кристалле размещены:••••контролер обмена (ТС - Transfer Controller) - интеллектуальный контроллер ПДП,поддерживающий интерфейс с DRAM и SRAM;видеоконтроллер (VC - Video Controller);порт тестирования и отладки - JTAG;50 Кбайт SRAM.34Выпускается также упрощенный вариант микропроцессора TMS320C82, который отличается меньшимобъемом памяти, количеством сигнальных процессоров ADSP (2), отсутствием видеоконтроллера и,соответственно, меньшей стоимостью.Структура процессора изображена на рис. 9.Рис. 9.

Структура микропроцессора TMS320C8XСуммарная производительность TMS320C80 на регистровых операциях достигает 2 млрд RISCподобных команд в секунду. Благодаря столь высокой производительности TMS320C80 можетзаменить при реализации ряда приложений более 10 высокопроизводительных сигнальныхмикропроцессоров или универсальных микропроцессоров, выпускавшихся до его появления.Приведем технические характеристики TMS320C80:•••••••••тактовая частота 40 или 50 МГц;производительность свыше 2 млрд операций в секунду;64-разрядный контроллер обмена с динамическим конфигурированием шины на обмен 64-, 32-,16- и 8-разрядными словами;режим ПДП к SRAM, DRAM;пропускная способность шины памяти - 2,4 Гбайт/с при передаче данных и 1,8 Гбайт/с припередаче команд;объем адресного пространства - 4 Гбайт;поддержка до 4 внешних прерываний; П напряжение питания 3,3 В;около 4 млн транзисторов на кристалле;технология производства КМОП 0,5 мкм.Архитектура микропроцессора TMS320C80Архитектура процессора TMS320C80 относится к классу MIMD - множественный поток данных,множественный поток команд.

Входящие в состав TMS320C80 процессоры программируютсянезависимо один от другого и могут выполнять как разные, так и одну общую задачу. Обмен даннымимежду процессорами осуществляется через общую внутрикристальную память, доступ к которойобеспечивает матричный коммутатор (Crossbar), выполняющий также функции монитора приодновременном обращении к одному сегменту памяти нескольких процессоров.Рассмотрим подробнее архитектуру процессоров, входящих в состав TMS320C80.Архитектура главного процессора35Главный процессор - это вычислительное устройство с RISC-архитектурой и встроеннымсопроцессором для выполнения операций с плавающей точкой.

Подобно другим процессорам с RISCархитектурой, МР использует команды загрузки/сохранения для доступа к данным в памяти, а такжевыполняет большинство целочисленных, битовых и логических команд над операндами в регистрах втечение одного такта.Вычислитель с плавающей точкой (FPU - Floating Point Unit) конвейеризирован и позволяет выполнятьоперации над данными как с одинарной, так и с двойной точностью, совмещая в конвейере операцииумножения, сложения с накоплением, загрузки и сохранения результата. FPU использует тот жерегистровый файл, что и устройство целочисленной и логической обработки. Производительностьустройства составляет около 100 Mflops. Специальный механизм отметок (Scoreboard) фиксируетзанятость регистров и обеспечивает их бесконфликтное использование.На рис.

10 приведена структура главного процессора.Рис. 10. Структура главного процессораОсновными компонентами МР являются:••••регистровый файл, состоящий из 31 регистра (32-разрядного);барабанное устройство сдвига (Barrel Rotator);генератор маски;таймер;36••••••целочисленное АЛУ;управляющий регистр;4 аккумулятора с плавающей точкой двойной точности;умножитель с плавающей точкой;сумматор с плавающей точкой;контролер кэш-памяти.Объем каждого из внутрикристальных кэшей МР для команд и данных равен 4 Кбайта. Управлениекэш-памятью осуществляет входящий в состав МР контроллер.МР может обслуживать до четырех внешних прерываний.

Запрос на обслуживание трех из них должениметь форму импульса, а для одного - передача управления процедуре обработки осуществляется поизменению уровня напряжения.Для различных схем распараллеливания обработки в рамках микропроцессора МР можетиспользоваться как управляющий или как универсальный арифметико-логический и графическийпроцессор.Набор инструкций МР включает в себя:•••••••••••••арифметические операции;логические операции;операции сравнения;операции с плавающей точкой;арифметические преобразования;векторные арифметические операции;векторные операции умножения/накопления;векторные операции преобразования;векторные операции умножения/накопления с удвоенной точностью;операции ветвления и переключения контекста;команды управления;команды чтения/записи ОЗУ;команды сдвига.Архитектура ADSP-процессоровАрхитектура ADSP-процессоров TMS320C80 оптимизирована для приложений, связанных собработкой 2- и 3-мерной графики, видеоизображений и звука. ADSP может выполнять за один тактодновременно операцию умножения, арифметико-логическую операцию (например, сдвигсуммирование) и два обращения к памяти.