Архитектура 32-разрядных МП Intel x86
Описание файла
PDF-файл из архива "Архитектура 32-разрядных МП Intel x86", который расположен в категории "". Всё это находится в предмете "вычислительные сети и системы" из 7 семестр, которые можно найти в файловом архиве МАИ. Не смотря на прямую связь этого архива с МАИ, его также можно найти и в других разделах. Архив можно найти в разделе "остальное", в предмете "вычислительные системы и микропроцессоры" в общих файлах.
Просмотр PDF-файла онлайн
Текст из PDF
Общие регистры данных и адресов З! 16 Тб О ЕАХ ЕВХ ЕСХ ЕОХ Е8! Е13! ЕВР ЕВР о С8 Кд 88 Стек 88 Данные Р8 88 Указатель инструкций и регистр гфлвлге З1 1616 О Е!Р ЕР!.АОВ Рмс. 2 1. Основные регистры 82-разрядных процессоров 16 6 31 од р лс Г х ЮРС с а со х х Рма. 2.2. Регистр флагов ЕЕ!А85 !Х- системный флаг; 5 — флаг состояния; С вЂ” управляющий флаг) 6 76 6 4 3 2 1 0 сйо 67 16 16 31 Рмс. 2.3.
Управляющие регистры Сйб — 4 47 32-битныв линейныв базовые адреса 16 1$ Лимиты 0 ЗОТК !СТЕ Системные указатели Селекторы 32-битные линейныв 32-битные лимиты Атрибуты О адреса сегментоа 16 Тгх !.СТК Рис, 2.6. Системные адресные регистры Системные сегментные Автоматически загружаемые регистры дескрипторов регист!зы Рввз. ЗЛ.
Формирование адреса памвти 32-разрядных процессоров в защищенном режиме св о ! сз 0 цс ' н ~векестоя 3 2 1 О гати Рве* З.З. Формат селектора арта зс в Ры». 3.4. Регистры дескрипторов таблиц 31 О О 16 15 1615 О О 16 15 Зс Рив. ЗЛ. Дескриптор сегмента донных Рые. 3.6. Дескриптор сегмента кодо Рис. З.У. Дескриптор системных сегментов: ! кот ыыст ! ! сот вхвв ынекйхорйезв , зс в ! Програиииоиевиднмыа ! реинтри.
! автоиисичеиет аируавеиые! иа весариитора Крт О О Байт 2 байт в1Ь с1м ге гпо 1 00 ЯЯ пн1ех Ьаве Операнд 2 Операнд 1 Двухоперандная команда с башпами тод, г/т и юИ Формирование эффективного адреса памяти в 32-битной адресации (г/а не равно 1ООВ) Формирование эффективного адреса памяти в 32-битной адресации (г/га 1ООВ) Кодирование полей швех и вв в байте в1Ь Примеюанигс Когда поле шоех содержит 100В, показывая отсутствие индексного регистра, поле вв должно содержать ООВ; в противном случае аффективный адрес не определен Байт 0 код Операции Байт 1 байт гпог1 г/гп Примеры команд с 32-битной адресацией юоч еах,[еох][есх~8] юоч еах,[еЬх][еЖ*2]+20Ь Базовый регистр Смещеиие в команде Ищексный регистр База сегмеита [из Аескри Процесс формирования адреса в 32-битной адресации Непосредственная Регистровая Прямая (абсолютиая] Регистровая косвеииая Базовая/иидексиая со смеиеииеи Базовая ивдексная со смещением Индексная с иасштабироваииеи и смедениеиБазовая индексная с масютабироваиием Базовая иидексиая с иасщтаби- рованиеи и сиедеииеи шоч еах,12345678Ь шоч еах,есх шоч еах,[3456789Ь] шоч еах,[есх] шоч еах,[есх]+1200Ь точ еах,[есх][едх]+40Ь юоч еах,[евР4]+4ООЬ 1пяах ВК-1 Строяа п Ацрео яэшируемоя памяти е Кзш прямого отображения Кэинммять (Сасне 3(тАМ) Кэннатапог (Тар ЗгтАМ) вж-1 32К-2 32К-3 32К ( (пае вк- 4п+3 4п+2 4п+1 4пЮ Адрео имиируемой памяти Секторирояанный юш прямого отображения Кэширование памяти впво Овве! Твме ~ф'В~ът ликии 4 ~ии~ ~Рт ~ЯД гкал авиии иал ааи гкал ммипн л иимнн ~ивпн вл иьмпн ы.мивл и ииипн ~~ввпй и ~ян ИИГЫПИ С~ ИКИМП ~ии пн е1 ~п и ии.'~лн е1 ~ииип нее вел р ееееП Пееееп иимвпк с~ юиипп иим~пп и1 иимиюк ш:ииип и ыииип ° - ° - ° ° ° .
° И. 4 ийвиииийиишейии ° ° ~ииииии ~ИИИИИИ1 ~твц звАм+ лщ <свввезвям1 тввдчв лп теввчв ввв в в .