3Etap (Лекция)

3. Основы теории построения арифметических процессоров3.1. Аппаратная поддержка операции сложенияОперация сложения в двоичной с/с эффективно реализуема сиспользованием комбинационных схем, в качестве математического аппаратамоделирования которых используется двузначная булева алгебра. Широкоиспользуется одноразрядный двоичный сумматор, условное обозначениекоторого приведено на рис. 3.1.SM−1 , – цифры – го разряда слагаемых А и В, - сумма – го разряда,−1 - перенос из ( – 1)-го разряда(из предыдущего разряда), - перенос из – го разряда (в следующий разряд).Рис. 3.1.

Одноразрядный сумматорМатематическая модель одноразрядного сумматора представляет собойследующую систему булевых функций: = ∙ + ∙ −1 + ∙ −1 = ( −1 ) ∙ ̅ ∙ ∙ −1Существуют функциональные элементы, которые моделируютэлементарные булевы функции. Приведем их условные графическиепредставления.(3.1)1b&&-1̅bТакой набор функциональных элементов называется набором элементовбулева базиса, которые моделируют функции дизъюнкции, конъюнкции иотрицания.

Булев базис И-ИЛИ-НЕ избыточен. Существуют неизбыточныебазисы И-НЕ, ИЛИ-НЕ. Отображая функции (3.1) элементами булевабазиса, построим функциональную схему одноразрядного сумматора,которая будет представлять собой так называемую комбинационнуюлогическую схему (КЛС), т.е. схему без элементов памяти. −1&&1-1&&1&Рис. 3. КЛС одноразрядного сумматораСуществуют два типа сумматоров: накапливающий, комбинационный параллельный.1Накапливающий сумматор. Схема накапливающего сумматора приведенана рис. 3.3.SMAA+BB−1DTCСРис. 3.3. Схема накапливающего сумматораНа этой схеме условные графические символы, обозначенные как А, В, А+В,представляют собой сдвигающие регистры соответственно для хранения разрядных исходных чисел А и В и суммы этих чисел А+В.

Регистры имеютвозможность сдвигать свое содержимое на один разряд вправо привоздействии синхросигнала С. Графический символ, обозначенный как Т,представляет собой триггер, который служит для хранения одного бита.Причем триггер запоминает значение, которое подано на его вход, толькопри воздействии синхросигнала С. Работа приведенной схемы проходитследующим образом. В момент времени =0 в регистры А и В загружаютсяисходные двоичные числа, регистр А+В и триггер Т сбрасываются в 0. Вмомент времени =1 на вход сумматора подаются младшие разряды чисел Аи В, а с выхода триггера Т значение 0. Происходит сложение, и результатсуммирования поступает на вход регистра А+В, а значение переноса на входтриггера Т.

В следующий момент времени по сигналу С происходит сдвигвсех регистров вправо на один разряд и запоминание в триггере значениепереноса. На вход сумматора поступают следующие разряды чисел А и В, атакже перенос от сложения предыдущего разряда. При этом результатсложения предыдущих разрядов запомнены в регистре А+В, а старший егоразряд готов для приема результата сложения следующих разрядов А и В.Время сложения -разрядных чисел можно оценить каксл = ∙ сл. ,где сл.

- время сложения одноразрядного сумматора.Комбинационный параллельный сумматор.В отличии от накапливающего в комбинационном параллельномсумматоре сложение происходит одновременно для всех разрядов, ииспользуется одноразрядныхсумматоров.Схемакомбинационногопараллельного сумматора приведена на рис. 3.4.000SM0111SMSM12−1 2Рис.3.4. Схема разрядного комбинационного параллельного сумматораn-1n-20Время сложения для такого сумматора можно определить как:сл = сл. + ∙ пер ,где пер - время, затрачиваемое на перенос, пер < сл .3.2. Ускорение операции сложенияРассмотрим ускорение операции сложения на примере метода споэтапном получением частичных сумм и переносов с последующей ихотдельной обработкой.

Этот метод иллюстрируется примером.Пример. Сложить числа А и В.А=1001111, В=101010.1001111+01010101100101Частичная сумма 1+Частичные переносы 10010100Частичная сумма 21110001+Частичные переносы 2Частичная сумма 300010001111001+Частичные переносы 3Окончательная сумма00000001111001Процесс суммирования прекращается при достижении нулевых переносов.3.3. Варианты схем умноженияОперация умножения сводится к элементарным операциям сложения исдвига. В зависимости от того, какой объект сдвигается, и с какого разряданачинается умножение, различают четыре схемы умножения, которыеприведены ниже на рис.

3.а)1 2 2б) 1 2 2в) 1 2 1г)121Рис. 3.5. Схемы умноженияНа рис.3.5. символ↑означает наличие клапана, который пропускаетзначение текущего множимого, если на его управляющий вход подана 1.В противном случае клапан закрыт. Т.е., если на управляющий вход клапанаподаётся:1, то клапан открывается, и содержимое регистра «Множимое»суммируется с текущим содержимым сумматора SM;0, клапан закрыт, и содержимое регистра «Множимое» не поступает всумматор SM. Умножение можно проводить, начиная или с младшегоразряда множителя, или со старшего разряда множителя.Схема а) – это схема умножения, начиная с младшего разряда и сосдвигом множимого.

Схема б) – это схема умножения, начиная со старшегоразряда и со сдвигом множимого. Схема в) – это схема умножения, начиная смладшего разряда и со сдвигом частичных сумм произведения (сумматора).Схема г) – это схема умножения, начиная со старшего разряда и со сдвигомчастичных сумм произведения (сумматора).Перед выполнением операции умножения в регистры «Множимое» и«Множитель» загружаются сомножители, сумматор SM обнуляется.

Вмомент времени t=1 на управляющий вход клапана подаётся значениеразряда множителя (младшего рис.3.5 а,б или старшего рис.3.5 в,г). Далеепроисходят действия, описанные выше, и подаётся сигнал сдвига.Посигналу сдвига происходит сдвиг множителя вправо для схем рис.3.5 а,в, ивлево для схем рис.3.5 б,г.

Одновременно происходит сдвиг множимого длясхем рис.3.5 а,б, текущего содержимого сумматора SM для схем рис.3.5 в,г.На рис. 3.5 около каждого графического символа проставленаразрядность.Мнемоника, например, 1 2 2 означает что в схеме используется множимоеразрядностью 1n и по сигналу сдвига сдвигается вправо на один разряд, SMимеет разрядность 2n, множитель имеет разрядность 2n и по сигналу сдвигасдвигается влево на один разряд.Знак произведения определяется как функция «ИСКЛЮЧАЮЩАЯИЛИ» от знаков сомножителей, т.е.Зн.А + Зн.В3.4. Ускорение операции умноженияУскорить операцию умножения можно за счет уменьшения количестваслагаемых, т.е.

единиц в множителе. Рассмотрим двоичную с/с ссимметричным основанием. Алфавит такой с/с имеет вид:̅ 0, 1} = {−1, 0, 1} = {1,Если задано двоичное число с натуральным основанием, котороесостоит из единиц, 111…11, то в двоичной с/с с симметричным основаниемего можно представить как число 100 … 01̅, содержащее − 1 нулей. Такимобразом, используя двоичную с/с с симметричным основанием, можносократить количество единиц в последовательности единиц.

На этомпостроенметоданализадвухразрядовмножителя,которыйирассматривается ниже.Рассмотрим метод умножения, начиная с младшего разряда и сосдвигом частичных сумм произведения. Для каждой комбинации двухдвоичных разрядов введем правила, определяющие действия в каждомконкретном случае.00 : частичные суммы произведения (содержимое SM) сдвигаютсявправо на два разряда;01:производитсясуммированиепроизведения (содержимоготекущейчастичнойсуммыSM) с текущем значением множимого,частичная сумма произведения (содержимое SM) сдвигается вправо на дваразряда.10:множимое сдвигается вправо на один разряд, производитсясуммирование текущей частичной суммы произведения (содержимого SM)со сдвинутым значением множимого, частичная сумма произведения(содержимое SM) сдвигается вправо на два разряда.11:проводитсяпреобразованиевида 11 = 101̅ , осуществляетсяперенос единицы в старшую пару разрядов множителя, производитсяоперация вычитания текущего значения множимого из текущего значениячастичной суммы произведения (из содержимого SM).Пример.

Умножить числа 1 на 2 , используя метод анализа двухразрядов множителя. При вычислениях будет использован дополнительныйкод.1 = 0,10011001, 2 = 0,10110110[1 ]д = 00,10011001, [2 ]д = 00,10110110.[−1 ]д = 11,01100111, [⃖ 1 ]д = 01.00110010.Проведем анализ попарны множителях разрядов дополнительного кодамножимого 2 , применив двоичную с/с с симметричным основанием:[2 ]д,−1,0,1 = 01.01̅01̅0110В начальный момент времени сумматор обнуляется. Покажемпоследовательность действий. Анализ пар разрядов множимого проводится,начиная с младших разрядов.

Сдвиг производится содержимого сумматоравправо на два разряда00.00000000000000+01.0011001000000001.0011001000000000.01001100100000+00,1001100100000000.1110010110000000.00111001011000+11.0110011100000011.1010000001100011.11101000000110+11.0110011100000011.0100111100011011.1101001111000110+00.100110010000000000.011011001100011010 – младшая параиспользуется [⃖ 1 ]дсдвиг SM на 2 разрядавправотекущая пара 01сдвиг SM на2 разряда вправотекущая пара 01̅сдвиг SM на2 разряда вправотекщая пара 01̅сдвиг SM на2 разряда вправотекущая пара 01Результат 0, 0110110011000113.5. Умножение кодовВ случае, когда числа в ЭВМ представлены в дополнительном илиобратном коде, необходимо операции производить в этом же коде.Правило 1.

Произведение дополнительных кодов сомножителей равнодополнительному коду результата тольков случаеположительногомножителя.В этом случае умножение сводится к анализу разрядов множителя,получению частичных сумм и сдвигу.Пример. Умножить целые числа 1 = −10101 и 2 = 10011, используядополнительный код.