49862 (Дискретная техника), страница 4

Логическая структура полусумматора такова, что состояние выхода S отображает бит суммы , а выход P – бит переноса.

Полный сумматор.

Процедуру сложения двух n-разрядных двоичных чисел можно представить следующим образом.

1. Сложение цифр A1 и B1 младшего разряда даёт бит суммы S1 и бит переноса P1.

2. В следующем (втором) разряде происходит сложение цифр P1, A2 и B2, которые формируют сумму S2 и перенос P2.

3. Операция длится до тех пор, пока не будет сложена каждая пара цифр во всех разрядах. Результатом сложения будет число S=PnSn…S1, где Pn и Si отображают 1 или 0, полученные в результате поразрядного сложения.

Устройство суммирования двух многоразрядных чисел должно иметь, три входа: два для слагаемых Ai и Bi и один для сигнала переноса Pi-1 из предыдущего разряда.

К155ИМ3 четырёхразрядный сумматор.

Вычитатели (субтракторы) – схемы, выполняющие вычитание одного двоичного числа из другого.

В цифровой схемотехнике операции вычитания обычно заменяются сложением уменьшаемого с вычитаемым, представленным в дополнительном коде.

Отдельные микросхемы вычитателей не выпускаются, и могут быть построены на основе сумматоров и преобразователей кодов.

Умножители – умножение двоичных чисел сводится к суммированию множимого, сдвинутого в каждом слагаемом на необходимое количество разрядов. Поэтому умножитель можно построить на сумматорах и сдвигающих регистрах.

В микросхемном исполнении выпускаются устройства умножения для малоразрядных чисел. Например, К564ИП5, К531ИК1П, К531ИК2П

Последовательностные устройства

Последовательностные устройства обладают памятью.

Память – это свойство системы достаточно долго сохранять своё состояние.

При анализе схем последовательностных устройств следует иметь в виду, что при изменении сигналов на входах, состояние выходов меняется с учётом текущего состояния устройства.

Последовательностные устройства собираются на основе комбинационных схем.

Признаком последовательностного устройства является наличие в схеме обратных связей.

Простейшими примерами последовательностных устройств являются триггеры. К более сложным устройствам относятся счётчики, регистры, запоминающие устройства.

Триггеры.

RS-триггер с разделённой установкой в 0 и 1.

Такой триггер имеет два входа R и S. При комбинации на входах:

S=1; R=0 - выход Q=1

S=0; R=1 - Q=0

S=0; R=0 - триггер сохраняет прежнее состояние

S=1; R=1 - состояние неопределённости.

RS-триггер - это элементарный цифровой автомат с двумя устойчивыми состояниями.

Аналогичная схема может быть построена на элементах И-НЕ, но она будет иметь некоторые особенности pаботы.

Асинхронный RS-триггер с инверсными входами.

RS-триггер с инверсными входами изменяет своё состояние под воздействием инверсных значений входных сигналов.

В режиме хранения информации необходимо поддерживать на входах R и S потенциалы: 0 для триггера с прямыми входами и 1 для триггера с инверсными входами.

Синхронный тактируемый RS-триггер.

Синхронный или тактируемый RS-триггер имеет синхровход С, который при С=1 разрешает переключение, а при С=0 триггер не реагирует на сигналы по входам R и S.

D-триггер задержки.

D-триггер задержки имеет один информационный вход D и вход синхроимпульсов C.

Основное назначение D-триггера это задержка и хранение сигнала, поданного на вход D до прихода следующего синхроимпульса на входе С.

Или иными словами, одноступенчатый D-триггер задерживает распространение входного сигнала на время паузы между синхронизирующими сигналами.

Универсальный JK-триггер.

JK-триггер работает по принципу RS-триггера, но для него комбинация J=1, K=1 не является запрещённой. При такой комбинации сигналов на входах, этот триггер изменяет своё состояние на противоположное с каждым следующим синхроимпульсом.

JK-триггер обычно реализуется по двухступенчатой схеме. При С=1 входная функция записывается в первый триггер, при С=0 входная функция из первого триггера переписывается во второй триггер.

Счётный T-триггер.

T-триггер изменяет своё состояние с приходом каждого входного импульса.

Такой триггер может быть реализован на основе JK-триггера при J=1 и K=1. В этом случае сигнал на входе С становится тактовым сигналом Т и JK-триггер начинает работать как счётный Т-триггер.

Счетчики.

Счетчик – это узел ЭВМ, подсчитывающий количество электрических импульсов на его входе.

Счётчики строятся на основе JK-триггеров и счётных D-триггеров.

При построении счётчика на основе D-триггеров счётные входы триггеров соединяют с инверсными выходами предыдущих триггеров.

Диаграммы двоичного четырёхразрядного счётчика на D-триггерах.

Как видно, каждый последующий триггер осуществляет деление частоты входных, для него, импульсов на два. По этой причине счётчики часто используют как делители частоты импульсов.

Состояние счётчика (количество поступивших на его вход импульсов после установки в «0») однозначно определяется состоянием его триггеров.

В частности, для четырехразрядного счётчика состояние q может быть определено по формуле:

q=p1Q1+p2Q2+p3Q3+p4Q4

где: Qi = «0» или «1» – состояние I-го триггера;

Pi = 2i-1 вес I-го разряда счётчика.

Счётчик может быть построен так, что работает в весовом коде 1-2-4-8, а может быть построен так, что его весовой код будет другим.

Счётчик с коэффициентом пересчёта отличным от 2n.

Принцип построения счётчика с чётным коэффициентом счёта отличным от 2n рассмотрим на примере десятичного счётчика.

Для реализации этого принципа необходимо чтобы при достижении счётчиком состояния 10, был подан импульс установки всех его разрядов в нуль, после чего счётчик начнёт счёт сначала. Число 10 в двоичной системе выражается как 1010bin , то есть триггеры 4-х разрядного счётчика должны при достижении состояния Q1=0, Q2=1, Q3=0, Q4=1 активизировать схему установки всех разрядов в нуль.

Проще всего объединить сигналы с выходов Q4 и Q2 с помощью схемы «И-НЕ» и подать сигнал на входы R для установки триггеров в нуль.

Вход R триггера T1 не обязательно связывать с выходом элемента «И-НЕ», так как в момент сброса триггера Т1 и так находится в нулевом состоянии. Аналогично может быть построен любой счётчик с любым коэффициентом пересчёта.

Регистры.

Регистр – узел ЭВМ, предназначенный для временного хранения информации, а также для её преобразования.

Основу регистров составляют триггерные схемы.

Количество триггеров в регистре определяет разрядность записываемых и хранимых в регистре слов данных. При этом, каждый триггер используется для записи одного разряда слова.

4-х разрядный параллельный регистр.

Все разряды двоичного числа вводятся одновременно по входам X1 .. X4.

На вход R подаётся сигнал, высокий уровень этого сигнала разрешает подачу тактового импульса на вход С. Низкий уровень сигнала на входе R устанавливать триггеры регистра в нулевое состояние (очистка регистра).

На входы X1 .. X4 поступают разряды двоичного числа, которые при наличии тактового сигнала на входе С одновременно вводятся в регистр.

Регистр предназначенный для последовательного ввода информации (поразрядно), называют последовательным или сдвиговым, так как последовательный ввод связан с перемещением содержимого регистра.

4-х разрядный последовательный регистр

Для полного ввода и вывода 4-х разрядного числа, потребуется 4 тактовые импульса на входе С.

Например, наш необходимо записать в регистр число 1011bin = 11dec .

Числу 1011 соответствует такая последовательность импульсов подаваемых на вход: регистра.

Одновременно с ними на вход С должны подаваться тактовые импульсы и состояние регистров триггера будет изменяться так:

При последовательном считывании данных, на вход С нужно подавать 4 тактовые импульса и считывать, поразрядно, значения введенного слова на выходе. При этом состояние триггеров будет изменяться так:

Организация памяти в системе

Запоминающие устройства предназначены для сохранения информации и обмена ею с другими устройствами.

По функциональному назначению микросхемы памяти делятся на два вида: оперативное запоминающее устройство (ОЗУ) и постоянное запоминающее устройство (ПЗУ).

ОЗУ (RAM – Random Access Mamory) – предназначены для кратковременного хранения информации.

В процессе работы вычислительной системы информация в ОЗУ может изменяться. ОЗУ работает в режимах записи, чтения и хранения информации. После отключения питания информация в ОЗУ стирается.

Оперативная память подразделяется на два типа: с динамической (Dynamic RAM, DRAM) и статической (Static RAM, SRAM) выборкой.

В динамической памяти значение бита информации в ячейке определяется наличием или отсутствием заряда на миниатюрном конденсаторе, который управляется 1-2 транзисторами.

В статической памяти применены специальные элементы триггеры, имеющие два устойчивых состояния, реализованные на 4-6 транзисторах.

Быстродействие статической памяти SRAM выше, чем быстродействие динамической памяти DRAM, но статическая память SRAM значительно дороже из-за большего числа транзисторов на ячейку'.

(Обычно модули памяти DRAM применяют в оперативной и видеопамяти, а модули SRAM - в качестве быстрой буферной кэш-памяти в процессорах, на системных платах, на жестких дисках.)

Содержимое динамической памяти остаётся неизменным в течение очень короткого промежутка времени, поэтому она должна периодически обновляться. Запоминающим элементом динамической памяти является конденсатор, который может находиться в заряженном или разряженном состоянии. Если конденсатор заряжен, то в ячейку записана логическая единица (1), если разряжен - логический ноль (0). В идеальном конденсаторе заряд может сохраняться сколь угодно долго, но в реальном конденсаторе существует ток утечки, поэтому информация, записанная в динамическую память, со временем будет утрачена, так как конденсаторы ячеек памяти полностью разрядятся. Процесс обновления динамической памяти называется регенерацией памяти (Refresh).

Процессор имеет доступ к данным, находящимся в динамической памяти только в течение циклов, свободных от регенерации. Специальная схема через определённые промежутки времени (например, каждые 2 мс) осуществляет чтение и запись всех ячеек памяти. В эти моменты процессор находится в состоянии ожидания. Автоматическая регенерация памяти происходит также при выполнении каждой операции чтения или записи ячейки памяти.

Ячейки в динамической памяти образуют матрицу, состоящую из строк и столбцов. При считывании данных содержимое одной строки целиком переносится в буфер, который реализован на элементах статической памяти. После этого в строке считывается значение нужной ячейки. При считывании информации из ячеек памяти, происходит её разрушение, поэтому производится перезапись считанной информации, т.е. содержимое буфера вновь записывается в прежнюю строку динамической памяти.