46854 (Архитектура ЭВМ)

Содержание

1. Обобщенная структура центрального процессора

2. Центральное Устройство Управления.

3. Основные характеристики и классификация устройств управления

4. Арифметико-Логическое Устройство (АЛУ)

5. Назначение и классификация АЛУ.

6. Структура АЛУ для сложения и вычитания чисел с фиксированной запятой

7. Структура АЛУ для умножения чисел с фиксированной запятой (сумматор частичных произведений)

8. Умножение, начиная с младших разрядов множителя со сдвигом суммы частичных произведений вправо и при неподвижном множимом.

9. Умножение, начиная с младших разрядов множителя при сдвиге множимого влево и неподвижной сумме частичных произведений.

10. Умножение, начиная со старших разрядов множителя при сдвиге суммы частичных произведений влево и неподвижном множимом.

11. Умножение, начиная со старших разрядов множителя при сдвиге вправо множимого и неподвижной сумме частичных произведений.

12. Методы ускорения умножения. Умножения на 2 разряда множителя.

13. Деление дробных чисел

14. Деление целых положительных чисел.

18. Классификация аппаратных средств многопроцессорных вычислительных комплексов (МПВК) по Ф.Г. Энслоу.

19. МПВК с общей шиной

20. МПВК с перекрестной коммутацией

21. МПВК с многовходовыми

22. Ассоциативные вычислительные системы

23. Матричные вычислительные системы

24. Структура векторной вычислительной системы.

25. Принципы векторной обработки.

26. Факторы, снижающие производительность векторных ЭВМ.

27. Параллельная обработка данных на ЭВМ.

28. Краткая история появления параллелизма в архитектуре ЭВМ.

29. Использования параллельных вычислительных систем. Закон Амдала.

30. Конвейерная и суперскалярная обработка.

31. Принципы управления внешними устройствами. Понятие интерфейса ввода-вывода.

32. Типы интерфейсов.

33. Управление обменом данными.

34. Понятие подхода открытых систем. Свойства открытых систем.

35. Профили стандартов открытых систем.

36. Архитектура открытых систем.

37. Преимущества идеологии открытых систем

38. Открытые системы и объектно-ориентированный подход

39. Вычислительные системы. Назначение. Принципы построения. Признаки структурной и функциональной организации

40. Классификация архитектур вычислительных систем. Классификация Флинна

41. Классификация Шора

42. Параллельные вычислительные системы. Основные классы современных параллельных вычислительных систем

43. Способы доступа к модулям памяти параллельных компьютеров

44. Современное состояние параллельных вычислительных технологий

45. MPP-архитектура

46. SMP-архитектура

47. PVP-архитектура

48. Кластерные системы

49. MBC-архитектура

50. NUMA-архитектура

1. Обобщенная структура центрального процессора

Процессоры бывают: сигнальные, коммуникационные, общего назначения, специализированные

Машинный такт – интервал времени, в течении которого выполняется одна микрокоманда.

ИПУ – Инженерный Пульт Управления

МП – Местная Память

УР – Управляющие Регистры

БКД – Блок Контроля и Диагностики

БССОП – Блок Связи С Основной Памятью

БЗП – Блок Защиты Памяти

Для реализации программного режима работы наряду с программными средствами используется специальные аппаратные средства. Кроме уже упомянутой системы прерываний к ним относятся следующие средства: защита памяти, динамического распределения памяти, службы времени и др.

2. Центральное Устройство Управления

ЦУУ формирует управляющие сигналы для следующих функций:

- выборки из ОЗУ (ПЗУ) кодов очередной команды

- расшифровки кодов операций и признака выбранной операции

- формирование исоплнительного адреса операнда

- анализ запросов на прерывание исполняемой программы

- формирование адреса следующей команды

Структура ЦУУ:

БРК – Блок Регистра Команд БПА – Блок Переадресации Адресов

БТИ – Блок Тактовых Импульсов ИПУ – Инженерный Пульт Управления

БП – Блок Прерываний БАК – Блок Адреса Команд

БУО – Блок Управления Операциями УС – Управляющие Сигналы

Алгоритм: 1)код очередной команды программы принимается для расшифровки и исполнения в БРК, под воздействием УСов. Адрес формируется в БАКе. 2)--------3)Перед выборкой очередной команды производится анализ запроса на прерывание. Для этого включается БП. В состав ЦУУ включается блок для формирования исполнительных адресов – БПА. В его состав включаются: индексные, базовые регистры, а также схема алгебраического сложения. БТИ – Блок Тактовых Импульсов. Назначение – формирование последовательности тактовых импульсов, которые позволяют провести временное развертывание цикла работы процессора. ИПУ – обеспечивает: а) пуск или остановку ЭВМ б) выполнение процессором заданного режима в) вывод на средства индикации

3. Основные характеристики и классификация устройств управления

1) Принцип формирования и развертывания временной последовательности УС для осуществления микроопераций цикла выполнения команд ЭВМ.

2) Способ построения цикла работы ЭВМ и ее ЦУУ:

3) Способ организации выработки УСов.

4) Способ синхронизации узлов и блоков ЭВМ. ЦУУ бывает аппаратного и микропрограммного типа. Последовательность УС зависит от операционной и адресной части исполняемой командыю Во-вторых – от сигналов от операционных блоков, все это синхронизируется ТИ, которые определяют границу тактов. Поэтому БУО рассматривается как цифровой автомат, который определяется следующими множествами: а) входных сигналов, которые соответствуют двоичному коду операционной части и двоичным значением сигналов осведомительных признаков. б) двоичных УСов, которое соответствует множеству выдаваемых из ЦУУ сигналов микроопераций. в) множество подлежащих реализации микропрограмм, циклов выполнения команд и отдельных этапов.

БУО в ЦУУ аппаратного типа представляет собой ЦА в котором требуемое множество состояний задается множеством логических и запоминающих элементов. Это позволяет выдать на выход блока сигнал микрооперации.

ЦУУ микропрограммного типа – БУО выполняет функции блока хранения и выборки кодов микропрограмм. В каждом машинном такте произодится выборка требуемой МК, во-вторых – выдача сигналов МО, в-третьих – формирование адреса следующей МК.

Различают ЦУУ:

1. С прямым циклом. 1) Выборка из устройства команд 2) выполнение машинной операции

2. С обращенным циклом. 1) Сигналы МО-ций для выполнения машинной операции по коду команды, которая поступила в ЦУУ в предыдущем цикле.

3. С совмещенным циклом – для повышения быстродействия – многокомандные процы, конвейрная и суперскалярная обработка

5) По способу выработки УС. ЦУУ могут быть централизованными и смешанными. В первом случае БУО вырабатывает все сигналы микроопераций для всех команд, а во втором – «местные» БУО.

6) По способу синхронизации работы ЭВМ – в зависимости от числа тактов в цикле команд различают ЦУУ с постоянным и переменным числом тактов.

4. Арифметико-Логическое Устройство (АЛУ)

Назначение – обработка информации (операции +, -, <>, и т.д.) и логические операции. Кроме того в малых и средних машинах, в которых нету отдельного БУО, связ. с формированием действительных адресов в АЛУ выполняется действия адресной арифметики или действия связанные с преобразованием адресов. Алгоритм операции включает последовательность элем. действий: 1) прием кода операнда 2) преобразование кода операнда 3) суммирование кодов двух операндов 4) сдвиг кода операнда 5) выдача кода результата.

1) Регистры для хранения кодов операндов на время выполнения действий над ними

2) Регистры сдвига вправо/влево на один или несколько разрядов

3) Преобразователи для преобразования ПК в ОК или ДК.

4) Сумматор – для суммирования и других действий.

Самматоры делят по типу используемых для суммирования базовых элементов: 1) комбинационного 2) накапливающего и по способу осуществления 3) последовательнго и параллельного действия.

АЛУ ЭВМ малой производительности, сумматоры параллельного типа – средняя и высокая производительность (основа – совокупность Т-триггеров).

Алгоритм работы: 1) перед суммированием по шине сброс всех триггеров – уст. в 0 состояние (можно использовать парафазное представление)

2) на счетные входы триггеров подается первое слагаемое и запоминается

3) на входы триггеров подается второе слагаемое.

4) триггер, в котором слагаемое=1 изменяет свое состояние на противоположное

5) переполнение разрядной сетки выявляется в результате переноса из старшего разряда и знакового.

Быстродействие параллельного сумматора ограничивается временем распространения переноса.

Tпер=Т1(n~1). Для сокращения этого времени в сумматор включают цепь || переноса. В состав АЛУ входят: схема управления – руководство порядком выполнения последовательности микроопераций.

5. Назначение и классификация АЛУ

1) Виды обработки операндов

2) организация выполнения действий над операндами

3) способы связи между основными узлами

Типы АЛУ: 1) используемая система счисления

2) по формам представления числовых данных – с фиксированной или плавающей запятой.

3) по виду связей между основными узлами – с непосредственной связью и с магистральной структурой.

Принцип организации АЛУ с непосредственными связями:

сумматор и схема управления соединены непосредственно с выходами соответствующих регистров. Операнды считываются их определенных регистров. Результат определяется и передается также в определенные регистры.

АЛУ магистральной структуры: Схемы для преобразования информации выделены в отдельные блоки, включающие в себя сумматор и регистр сдвига. Регистры служат лишь для хранения операндов во время их обработки. Вх/вых сумм регистров содержат только схемы приема и выдачи информации.

6. Структура АЛУ для сложения и вычитания чисел с фиксированной запятой

При выполнении сложения положительные слагаемые представляются в прямом коде, отрицательные – в дополнительном. Производится сложение двоичных кодов, включая разряды знаков. Если при этом возникает перенос из знакового разряда суммы при отстуствии переноса в этот разряд или перенос в знаковый разряд при отсутствии переноса из разряда знака, то имеется переполнение разрядной сетки соответственно при отрицательной и положительной суммах. Если нет переносов из знакового разряда и в знаковый разряд суммы или есть оба этих переноса, то переполнения нет и при 0 в знаковом разряде сумма положительна, а при 1 отрицательна и представленя в ДК.

Алгоритм работы:

1) Из памяти по входной информационной шине в АЛУ поступают операнды, причем положительные числа – в прямом, а отрицательные – в дополнительном коде.

2) РгВ – первое слагаемое или уменьшаемое

3) РгА – второе слагаемое или вычитаемое. Рг1 связан с РгА цепями прямой и инверсной передачи кода. Прямая передача используется при сложении, инверсная - вычитания

4) Результат операции выдается из АЛУ в оперативную память по выходной информационной шине ШИВых. 5)При выполнении операции в АЛУ формируется 2-разрядный код признака результата ПР.

6) Операция алгебраического вычитания Z=X-Y=X+(-Y) может быть сведена к изменению знака вычитаемого Y и операции алгебраического сложения. Изменение знака – принятый в Рг1 код инверсно передается в РгА и при сложении осуществляетя подсуммирование 1 в младший разряд сумматора.

7) Передача информации в регистрах АЛУ производится отдельными микрооперациями, инициируемыми соотвествующими УСами.

7. Структура АЛУ для умножения чисел с фиксированной запятой (сумматор частичных произведений)

В ЭВМ операция умножения чисел с фиксированной запятой с помощью соответствующих алгоритмов сводится к операциям сложения и сдвига. Произведение двух (n-1)-разрядных чисел может иметь 2(n-1) значащих разрядов. Т.о. при операции умножения целых чисел необходимо предусмотреть возможность формирования в АЛУ произведения, имеющего двойную по сравнению с сомножителем длину. В ЭВМ, в которых числа с фиксированной запятой являются дробями, младшие n-1 разрядов произвдения часто отбрасываются (возможно с операцией округления).

Для выполнения умножения АЛУ должно содержать регистры множимого, множителя и схемы формирования суммы частичных произведений – сумматор частичных произведений, в котором путем соответствующей организации передач производится последовательное суммирование частичных произведений.

Операция умножения состоит из n-1 [(n-1) – число цифровых разрядов множителя] циклов. В каждом цикле анализируется очередная цифра множителя, и если это 1, то к сумме частичных произведений прибавляется множимое, в противном случае прибавления не происходит. Цикл завершается сдвигом множимого относительно суммы частичных произведений либо сдвигом суммы частичных произведений относительно неподвижного множимого.

8. Умножение начиная с младших разрядов множителя со сдвигом суммы частичных произведений вправо и при неподвижном множимом

Регистр множителя и сумматор частичных произведений при этом должны иметь цепи сдвига вправо. Регистр множимого может не иметь цепей сдвига. Последовательность действий в каждом цикле выполнения умножения определяется младшим разрядом регистра множителя, куда последовательно одна за другой поступают цифры множителя. Поскольку по мере сдвига множителя вправо старшие разряды регистра множителя освобождаются, он может быть использован для хранения младших разрядов произведения, поступающих из младшего разряда сумматора частичных произведений по мере выполнения умножения. Для этого при выполнении сдвига младший разряд регистра сумматора частичных произведений соединяется со старшим разрядом регистра множителя. После выполнения умножения старшие разряды произведения находятся в ргеистре сумматора, младшие – в регистре множителя. При данном методе умножения все три регистра имеют одинаковую длину, равную числу разрядов сомножителей. Этот метод нашел наибольшее применение в ЭВМ.

Алгоритм: 1. Берутся модули от сомножителей.

2. Исходное значение суммы частичных произведений принимается равным 0