49391 (Функциональная организация и система команд процессора), страница 2

и имеет длину в слово, то на РК разряды (0: 15) передаются разряды (16: 31) РОП, СЧАК увеличивается на “2” и происходит повторное обращение к ОП. Разряды (0: 15) РОП передаются на РК (16: 31).

Функциональная микропрограмма выборки команды приведена на рис.1

в приложении 1. После выборки команда находится в РК. Ее КОП мы

поочередно сравниваем с КОПами наших команд, как только они совпадут идем на выполнение. Если такого КОПа нет, то вызывается программное прерывание.

2.2 Реализация команды “И непосредственное "

В команде “И непосредственное “ явно дан второй операнд, длина которого 1 байт-это поле I2. Второй операнд находится в ОП. Его адрес

вычисляется следующим способом: из РП по адресу В1 извлекается РОН который складывается со смещением D1. В результате получаем адрес операнда в ОП. В зависимости от последних 2-х битов адреса извлекаем соответствующий байт и проводим операцию “И непосредственное ". Затем результат записываем на место 1-го операнда и производим запись полученного регистра в память. Признак результата устанавливается в соответствии вышеописанного условия.

Блок-схема алгоритма показана на рисунке 2.

2.2 Реализация команды “Сложение с нормализацией”

Для реализации команды “Сложение с нормализацией" были использованы следующие элементы. Триггера SA, SB, которые служат для хранения знака (модернизированный код); триггер DS используется как флаг переполнения при сложении. Четырехразрядные регистры DOPA и DOPB, где хранятся дополнительные цифры для соответствующих операндов. Операнды находятся в регистровой памяти по адресам R1 и R2 соответственно. При извлечении операндов проверяется корректность задания адресов. Для удобства операнды разбиты по полям: РА и РВ - поля характеристик, МА и МВ - поля мантисс. Программа реализуется в соответствии с описанием -подраздел 1.2 Схема алгоритма программы представлена на рисунке 3.

2.3 Реализация команды “ Загрузка и проверка”

При выполнении этой команды проверяется корректность задания адресов R1 и R2. В соответствии с заданием устанавливается признак результата.

2.4 Реализация команды “ Загрузка PSW"

Операнд находится в ОП. Его адрес вычисляется следующим способом: из РП по адресу В2 извлекается РОН который складывается со смещением D2. В результате получаем адрес операнда в ОП. Извлекаем регистр и записываем его в PSW (0: 31), затем увеличиваем на 1-у и записываем регистр в PSW (32: 63).

3. Описание структурной схемы процессора

3.1 Процессор

Процессор состоит из следующих основных частей:

32-разрядной магистрали М;

32-разрядного регистра Z для сопряжения с магистралью;

32-разрядного ALU

32-разрядных регистров А, В;

Триггеры DS,SA,SB;

4-разрядных регистров DOPA, DOPB;

16-разрядного буферного регистра БР и 32-разрядного регистра команд РК;

64-разрядного PSW;

Триггера перехода ТП;

Формирователей кодов ФК1-ФК6;

Различных схем сравнения, мультиплексоров и линий связи.

Кроме того, для работы процессора необходимы РП и ОП, которые могут находиться внутри процессора или подключаться в виде внешних устройств.

Магистраль процессора служит для связи РП и ОП с внутренними регистрами. РП подключена к М через регистр РРП. ОП подключена к М через регистр РОП. Z служит для связи РРП и РОП с регистрами процессора. БР и РК связаны с М непосредственно. ALU служит для выполнения различных операций и для связи между внутренними регистрами.

3.2 Оперативная память

В оперативной памяти емкостью 256 килобайт хранятся 32 - разрядные слова. Слово читается и записывается в оперативную память только целиком за одно обращение к ОП. Адрес слова, к которому производится обращение, указывается на регистре адреса основной памяти АОП. Длина регистра АОП равняется , где -емкость ОП в словах. Слово информации, которое записывается или читается из ОП, размешается в регистре РОП. Операция в ОП возбуждается сигналами чтения из основной памяти ЧТОП и записи в основную память ЗПОП. Момент окончания операции в ОП отмечается сигналом . Так как цикл основной памяти имеет длительность большую такта работы процессора, то должна обеспечиваться синхронизация работы процессора и оперативной памяти за счет ждущих вершин графа микропрограммы.

3.3 Регистровая память

Регистровая память применяется для увеличения быстродействия процессора. РП состоит из регистров общего назначения (РОН) и регистров с плавающей запятой (РПЗ). РОНы используются в качестве индекс регистров, базовых регистров, а также для хранения слов и полуслов, участвующих в операциях с фиксированной запятой. РОНы представляют собой 32 - разрядные регистры и адресуются числами от 0 до 15. Для обращения к РОНам в командах любого формата отводится четырехразрядное поле R.

При выполнении операций с плавающей запятой один или оба операнда могут располагаться на РПЗ. Всего используется четыре регистра длиной 8 байтов с адресами 0,2,4,6 соответственно.

РОНы и РПЗ структурно объединены в 24-регистровую память РП, регистры 0-15 представляют собой РОНы, а остальные 8 регистров используется для хранения четырех восьмибайтных слов. Длина регистра РП равна 32 разрядам. Адрес регистра указывается на 5-разрядном регистре АРП. Операнд, который записывается или читается из РП, помещается на регистр РРП. Чтение и запись слова инициируются соответственно сигналами ЧТРП и ЗПРП.

Для хранения текущей информации используется РК. Данные с него могут поступать на АРП и на ALU.

3.4 Слово состояния процессора

Слово-состояние процессора PSW содержит информацию о состоянии процессора. В связи с ограниченным набором команд используются не все разряды. Разряды 16-31 содержат код ошибки, вызвавшей программное прерывание. В данном случае используют

разряды 28-31. Разряды 32-33 хранят информацию о длине последней выполнившейся команды. В разряды 34-35 записывается признак результата. Разряды 36-39 хранят маску прерываний. Разряды 40-63 используются для хранения адреса команды. ФК1 используется для формирования кода длины ошибки. ФК2 - кода длины команды, ФК3 - признака результата, ФК4 - адреса памяти, ФК5 и ФК6 - для формирования некоторого кода при выполнении унарных операций.

Схемы сравнения используются для генерации логических условий.

При написании микропрограмм надо учитывать набор имеющегося оборудования. Для облегчения определения необходимого оборудования вначале пишем микропрограмму для самой большей по затратам оборудования команды. Ей является команда с плавающей запятой. Команда сравнения двух операндов с плавающей запятой. числа представляются в коротком формате.

±

Характеристика

Мантисса

0 1 7 8 31

Отрицательные числа изображаются в прямом коде. Характеристика Х равна порядку числа, увеличенному на 64, и представляет значения порядка в диапазоне от -64 до +63. Набор символов (_=) обозначает присвоение переменной в начале машинного такта, а набор символов (: =) обозначает присвоение переменной в конце такта.

Структурная схема процессора (операционная часть) приведена в приложении 2.

3.5 Микрооперации и логические условия

Перечень всех микроопераций показан в таблице 2.

Перечень всех логических условий показан в таблице 3.

Перечень микроопераций таблица 2

Y	ОПЕРАЦИЯ	Y	ОПЕРАЦИЯ
Y1	PSW (28: 31): =01012	Y45	MA. DOPA: =1110. MA
Y2	PSW (28: 31): =01102	Y46	A (0): =1
Y3	AOП: =СЧАК+1	Y47	MA. DOPA: =A (11: 31)
Y4	ЧТОП	Y48	SA. MA: =SA. MA+DOPA (0)
Y5	PK (0: 15): =БР	Y49	PSW (28: 31): =11002
Y6	СЧАК: =СЧАК+1	Y50	MA: =0001. A (8: 27)
Y7	M_=РОП	Y51	PSW (34: 35): =nA (0). A (0)
Y8	Z: =M	Y52	PA: =6410
Y9	PK (0: 15): =Z (0: 15)	Y53	PSW (28: 31): =11102
Y10	БР: =M (16: 31)	Y54	Z: =A
Y11	PK (16: 31): =M (0: 15)	Y55	РРП: =M
Y12	ТП: =0	Y56	M_=Z
Y13	ТП: =1	Y57	PSW (32: 33): =112
Y14	БР: =M (16: 31)	Y58	A: =0. .0. D2
Y15	РК: =Z	Y59	АРП: =0. B2
Y16	PSW (32: 33): =012	Y60	PSW (32: 33): =102
Y17	APП: =0. R2	Y61	A: =A+Z
Y18	ЧТРП	Y62	ОАП: =A (12: 29)
Y19	M_=РРП	Y63	A (12: 29): =A (12: 29) +1
Y20	ЗПРП	Y64	PSW (0: 31): =B
Y21	АРП: =0. R1	Y65	PSW (32: 63): =B
Y22	A: =Z	Y66	PSW (28: 31): =00012
Y23	PSW (34: 35): =102	Y67	A: =0. .0. D1
Y24	PSW (34: 35): =002	Y68	АРП: =0. B1
Y25	PSW (34: 35): =012	Y69	B (0: 7): =I2
Y26	АРП: =1. R1	Y70	B: =B (0: 7) &Z (0: 7). Z (8: 31)
Y27	DOPA: =0	Y71	A (0: 7): =B (0: 7) &Z (0: 7)
Y28	DOPB: =0	Y72	B: =Z (0: 7). B (0: 7) &Z (8: 15). Z (15: 31)
Y29	APП: =1. R2	Y73	A (0: 7): =B (0: 7) &Z (8: 15)
Y30	SA: =Z (0)	Y74	B: =Z (0: 15). B (0: 7) &Z (16: 23). Z (24: 31)
Y31	DS: =0	Y75	A (0: 7): =B (0: 7) &Z (16: 23)
Y32	B: =Z	Y76	B: =Z (0: 23) B (0: 7) &Z (24: 31)
Y33	SB: =Z (0)	Y77	A (0: 7): =B (0: 7) &Z (24: 31)
Y34	B: =A	Y78	Z: =B
Y35	SB: =SA	Y79	РОП: =M
Y36	PA: =PA+1	Y80	ЗПОП
Y37	MA. DOPA: =0000. MA	Y81	АОП: =4016
Y38	MA. DOPA: =nMA. nDOPA+1	Y82	Z: =PSW (0: 31)
Y39	MB. DOPB: =nMB. nDOPB+1	Y83	Z: =PSW (32: 63)
Y40	DS. SA. A (0). MA. DOPA: =	Y84	АОП: =4116
	: =SA. A (0). MA. DOPA+	Y85	АОП: =10416
	SB. B (0). MB. DOPB	Y86	PSW (32: 63): =Z
Y41	SA. A (0). MA. DOPA: =	Y87	АОП: =10510
	: =SA. A (0). MA. DOPA+1	Y88	PSW (0: 31): =M
Y42	SA: =0
Y43	A (0): =0
Y44	MA. DOPA: =0001. MA

Перечень логических условий таблица 3

X	Логическое условие	x	Логическое условие
X1	PSW (63)	X19	SB
X2	СЧАК (0: 5) =0	X20	DS
X3	ТП	X21	SA+A (0)
X4	СЧАК (22)	X22	PA=0
X5	Z (16: 17)	X23	A (8: 11) =0
X6	Z (0: 1) =0	X24	MA=0
X7	ZOП	X25	PSW (39)
X8	КОП=1216	X26	КОП=8216
X9	R1 (0) +R1 (3)	X27	B2=0
X10	R2 (0) +R2 (3)	X28	B2 (3)
X11	A (1: 31)	X29	A (29: 30) =0
X12	A (0)	X30	A (0: 5)
X13	A (0: 7)	X31	КОП=9416
X14	БР (0: 1) =0	X32	B1=0
X15	КОП=0A16	X33	B1 (30
X16	Z (1: 7) >PA	X34	A (30)
X17	PB - PA=0	X35	A (31)
X18	SA

4. Синтез управляющего автомата

Для синтеза управляющего автомата было получено следующее задание: управляющий автомат должен иметь одно поле Логических условий - Х, один укороченный адрес - А и поля Y_i для микроопераций.

4.1 Разметка граф схемы

Разметка осуществляется следующим образом: операционный блок и логическое условие представляются одним состоянием - P_i, где i изменяется от 0 до 50 (по заданию). Если между операционным блоком и логическим условием есть разветвления, то операционный блок и логическое условие размечаются как два различных состояния - Р_i и P_i+1 соответственно.