48110 (Последовательный 16-ти разрядный сумматор), страница 2

9. D‑триггер (К555ТМ2 – 2 элемента в корпусе) УГО:

Q

Триггер функционирует как в синхронном, так и в асинхронном режимах. В последнем случае управление осуществляется по входам S и R. При работе в синхронном режиме и запись информации с входа D происходит по положительному фронту тактового импульса C.

10. Восьмиразрядный регистр сдвига с последовательным выходом (К555ИР10 – 1 элемент в корпусе) УГО:

Входная информация, представленная в параллельном коде на входах D, записывается в регистр асинхронно при . Причем состояния других входов могут быть произвольными. После записи на выходе Q7 появляется логический уровень, отвечающий разряду D7 входного кода. Для сдвига информации вправо на один из тактовых входов C необходимо подать последовательность импульсов, по положительным фронтам которых происходит сдвиг и прием информации в последовательном коде по входу DR. На свободном входе C устанавливают уровень логического нуля. Обнуление регистра происходит при .

11. Восьмиразрядный регистр сдвига с параллельным выходом (К555ИР8 – 1 элемент в корпусе) УГО:

Запись и сдвиг информации осуществляются под действием положительного фронта тактового импульса на входе C. На входе обнуления R в этом режиме устанавливают уровень логической единицы, а информацию подают на любой из входов D1, D2. Причем на свободном входе D фиксируют уровень логической единицы. Асинхронное обнуление регистра производится подачей уровня логического нуля на вход R.

12. Восьмиразрядный регистр с параллельными входом и параллельным выходом (К555ИР27 – 1 элемент в корпусе) УГО:

Ввод данных происходит синхронно, по положительному фронту тактового импульса при . Для фиксации данных в регистре на входе L устанавливают уровень логической единицы.

13. Четырехразрядный асинхронный счетчик (К555ИЕ5 – 1 элемент в корпусе) УГО:

Содержит два независимых делителя: на два и на восемь. Для образования делителя на шестнадцать выход Q0 соединяют с входом C2. Счет ведется в натуральном двоичном коде. Счет происходит по отрицательным фронтам сигналов C1 и C2. Асинхронное обнуление наступает при R1=R2=1.

14. Полный одноразрядный сумматор (К555ИМ5 – 2 элемента в корпусе) УГО:

Выполняет суммирование одноразрядных чисел. Результат выдается на выходе S0 с образованием переноса на выходе C1.

15. Двухканальный четырехразрядный стробируемый мультиплексор (К555КП16 – 1 элемент в корпусе) УГО:

Функционирует в соответствии с таблицей истинности

16. Преобразователь двоичного кода в двоично-десятичный (К155ПР7 – 1 элемент в корпусе) УГО:

ИС построена на основе программируемого в процессе производства ПЗУ емкостью 256 бит. Одна структура позволяет преобразовывать шестиразрядный двоичный код в двухдекадный двоично-десятичный, с неполной второй декадой.

17. Дешифратор преобразователь с памятью (514ИД4А – 1 элемент в корпусе) УГО:

Наличие внутренней регистровой памяти позволяет хранить входную информацию после снятия данных с входа DI. Фиксация данных происходит при . В случае, если , реализуется режим преобразования без запоминания.

3. Схемотехническое проектирование

3.1 Блок опорных частот

Поскольку сложение происходит последовательно, то сигналы надо считывать в определенные промежутки времени. Для этого вместе с информационным сигналом нужно подавать сигнал «тактирующий». Оба сигнала будут идти на соответствующие входы триггера, что обеспечит синхронную подачу информации. Нужно также указывать какое действие выполнять в каждом такте в зависимости от его номера, т.е. 1‑й, 2‑й и так далее до шестнадцатого. Роль указателя выполняет 4‑х разрядный двоичный счетчик: подавая 4 выходных сигнала счетчика на элемент «И» образуются единицы или нули на выходах блока опорных частот для соответствующего номера такта в том случае, если тактовый сигнал подается синхронно с сигналами счетчика.

Блок опорных частот – функциональный блок, который падаёт 16 тактовых сигналов синхронно с сигналами счетчика от 0 до 15. Фактически он является управляющим устройством сумматора. Логика работы блока опорных частот основывается на элементе ИЛИ-НЕ (DD2:1). На один из входов элемента ИЛИ-НЕ подается управляющий сигнал X, другой вход соединяется с выходом элемента. Для запуска счетчика на управляющие входы (C1, C2) подается 10. Причем импульс 1 должен чуть превышать задержку элемента ИЛИ-НЕ. Тогда после подачи на вход Х единицы на выходе ИЛИ-НЕ установится ноль. К тому времени как Х снова обратится в ноль, получится ситуация, когда оба входа ИЛИ-НЕ равны нулю, тогда на выходе через определенную задержку, составляющую пол такта, установится 1, а значит и на входе тоже установится 1. Но раз на входе 1, тогда на выходе снова через следующие пол такта установится 0. Для повышения устойчивости единицы блока опорных частот на выходе ИЛИ-НЕ устанавливается повторитель DD4:1.

Тактирующий импульс будет продолжаться до бесконечности, если не создать блокировки. Для этого используется третий вход ИЛИ-НЕ (DD2:1). Как только выполнится 14 счет, на третий вход ИЛИ-НЕ подается 1, и тактирующий сигнал блокируется, D‑триггер DD3:2 не позволит ему снова установиться в 0. Поскольку счетчик имеет задержку, превышающую один такт, то он успеет выполнить также и 15-й счет.

В начальный момент времени пока на X еще не подалась 1, на выходах ИЛИ-НЕ будет неопределенное состояние, выходы счетчика и тактирующий сигнал, тоже имеют неопределенное состояние. Для того чтобы не пропустить случайный сигнал на выход блока опорных частот, используется серия элементов И (DD7:2, DD7:3, DD7:4, DD8:1), управляемых D‑триггером DD3:1. Если импульс X еще не подан – на выходе D‑триггера сохраняется 0, и, следовательно, на выходах элементов И тоже будет 0 независимо от состояния другого входа этих элементов. Как только подается импульс единицы, через определенную задержку на вход И подается 1 и тогда на выходе будут значения сигналов, которые уже успели установиться в определенные состояния. Вместе с номером очередного такта (CN0, CN1, CN2, CN3) на выход (CLK) блока опорных частот выходит тактирующий сигнал для основных элементов последовательного сумматора.

3.2 Блок выбора числа

Блок выбора строится на селекторах-мультиплексорах DD3, DD4, DD5, DD6 (DD8, DD9, DD10, DD11), которые содержат два управляющих сигнала: A, OE. В случае если OE=1, то на выходах мультиплексора всегда ноль, если OE=0, то сигналы на выходах зависит от состояния A. Если A=0, то на выходы мультиплексора подаются сигналы DI00, DI10, DI20, DI30, если A=1, то – DI01, DI11, DI21, DI31.

Выход OE выведен на землю, сигнал A соединен с прямым выходом триггера DD2:2 (DD7:1). В случае подачи логического нуля на вход NX, триггер устанавливается в 0, и на выходы подаются сигналы DI00, DI10, DI20, DI30, если подан импульс PR, триггер устанавливается в 1 и на выход подаются значения входов DI01, DI11, DI21, DI31.

3.3 Блок ввода числа

Основной целью блока ввода является перевод числа подающегося параллельно в прямом коде в последовательную форму обратного кода. Поскольку регистры DD22, DD23 (DD29, DD30) восьмиразрядные, а каждое число-операнд шестнадцатиразрядное, то для правильности извлечения числа из регистров, используется следующий метод: сигналы с обоих регистров подаются на один элемент ИЛИ и организовывается управление регистрами так, чтобы первые 8 тактов подавался сигнал с выхода младшего регистра, а сигнал с выхода старшего регистра оставался нулевым, вторые 8 тактов подавался сигнал с выхода старшего регистра, а сигнал с выхода младшего был бы ноль.

Регистр имеет пять управляющих сигналов DR, L, R, C1, C2. В случае если сигнал DR равен 0, то после сдвига регистр заполняется нулями и после 8‑ми тактов на выходе всегда будет 0, поэтому DR устанавливается на обоих регистрах в 0. Нулевое значение сигнала С1 необходимо для, того чтоб регистры могли реагировать на тактирующий сигнал, поэтому С1=0. Остается только три сигнала управляя, которыми можно осуществлять процесс загрузки числа.

– R – если сигнал 0, то на выходе всегда 0.

– C2 – тактирующий сигнал, при подаче которого происходит либо сдвиг, либо загрузка в зависимости от состояния L.

– L – если сигнал 0, то происходит загрузка числа, если 1 – сдвиг.

На выход регистра подается младший разряд, сдвиг происходит, тоже в сторону младшего разряда. Это позволяет осуществлять подачу числа от младших разрядов к старшим.

Т. к. сигнал вначале надо загрузить, а только потом начать сдвигать, для обоих регистров, действует принцип, что 1 на L подается после подачи первого тактирующего сигнала, и до подачи второго. С первым тактом происходит загрузка числа в регистр, со второго начинается его сдвиг.

С первыми восемью тактами будет подаваться сигнал только с младшего регистра, поскольку сигнал R старшего регистра установиться в 1 только после 8‑го такта. Со вторыми восемью тактами будет подаваться только сигнал со старшего регистра, поскольку младший регистр за счет нулевого DR успеет к этому моменту полностью обнулиться.

Во время перевода из параллельной формы в последовательную, необходимо также перевести число из прямого кода в обратный. Для этого нужно инвертировать все разряды кроме двух старших – знаковых. Но, поскольку, операцию инвертирования отдельных разрядов сделать достаточно сложно, инвертируются все разряды, а на два входа регистра, предназначенных для знаковых разрядов числа, всегда подаются нули. В случае если знаковые разряды равны 0, то на регистр подаются тоже нули, на выходе получается ноль, знаковые разряды не изменились. В случае если знаковые разряды равны 1, то в регистр подаются нули, которые потом инвертируются в 1, знаковые разряды снова не изменились.