Министерство общего и профессионального образования Российской Федерации

Московский государственный технический Университет им. Н.Э.Баумана

Операционные элементы на базе универсальной арифметико-логической схемы

Методические указания к лабораторной работе по курсу

"Архитектура ЭВМ"

Москва 2002 г.

1. Теоретическая часть.

Арифметико-логические схемы

Арифметико-логическая схема (АЛС) представляет из себя многоразрядный сумматор с расширенными функциональными возможностями. С помощью АЛС можно реализовать 16 булевских функций одной и двух переменных ( , , , 1 , 0 , = , =1 ,

, . . . ) и 16 модификаций операций сложения и вычитания двух входных слов. Булевские функции выполняются над одноимёнными разрядами входных слов. Таблица работы АЛС приведена на рис.

В интегральном исполнении обычно используется 4^х – разрядная АЛС.

P0 ALU K

Х1 F

У1 R

Х2

Z1

У2

Х3 Z2

У3

Х4 Z3

У4

Z4

М

S₀

S₁

S₂

S_{3 P4}

_O

C4

c3 c3

c2

c1

O

x, y - входное слово ( первый разряд – младший )

Z – выходное слово,

Р₀ – перенос в младший разряд

Р₄ - перенос из старшего разряда

М, S, -S – управляющие входы, определяющие выполняемую микрооперацию.

( М=1 – логическая операция, М=0 – арифметическая операция )

F, R – выходы для подключения схемы ускоренного межгруппового переноса

К – выход, сигнал на котором появляется при равенстве входных слов А и В

в режиме вычитания. Выход К построен по схеме с открытым коллектором.

Это позволяет объединять выходы К нескольких АЛС с помощью монтажных

Перемычек при сравнении слов разрядностью больше 4.

На базе 4^х – разрядных АЛС можно строить АЛС разрядностью 4 * L, где L – количество АЛС.

Построим 8- разрядную АЛС.

__

P0 ALU K

Х1 F

У1 R

Х2

Z1

У2

Х3 Z2

У3

Х4 Z3

У4

Z4

М

S₀

S₁

S₂

S_{3 P4}

P0 ALU K

Х1 F

У1 R

Х2

Z1

У2

Х3 Z2

У3

Х4 Z3

У4

Z4

М

S₀

S₁

S₂

S_{3 P4}

d _O

A8

B8

A7

B7 c₄

C8

A6 c₃

c₇

B6 c3

A5 c₆ c₂

B5

c5

м 1 1 c1

s₀ 2

S1 2

S2 3 3 П

4 4 O

S1 5 ^O 5

Здесь П – сигнал переполнения при сложении или вычитании слов А и В.

Быстродействие арифметико-логической схемы, построенной из L отдельных АЛС определится по формуле Т_АЛС = (L-1) * t_p + t_Z ,

Где t_p – время формирования сигнала переноса в одном корпусе АЛС.

t_z - время формирования результата на выходах Z.

При выполнении логических операций, в которых переносы не образуются t_p =0 и быстродействие всей схемы определяется только временем t_z.

Пример:

Требуется спроектировать операционный элемент для выполнения микроопераций:

С:=А+В, С:= А В

С:=А- В, С:= А В

Где А (1:8 ), В (1:8 ), С (1:8 )

Операционный элемент спроектируем на основе двух 4^х – разрядных АЛС. Структурная схема АЛС :

A B

M

Y₁

S₀

Y₂ C х Y S₁ AЛС

Y₃ S₂

Y₄ S₃

d

В соответствии с таблицей работы АЛС построим сокращённую таблицу работы проектируемого ОЭ.

Управляющий сигнал	Микрооперация	Управляющие входы АЛС
		S3	S2	S1	S0	M	d
Y1	С:=А+В+d	1	0	0	1	0	1
Y2	C:=A-B-1+d	0	1	1	0	0	0
Y3	C:=A B	1	1	1	0	1	1
Y4	C:=A B	1	0	1	1	1	1
В остальных случаях		0	0	0	0	0	1

M

Y₃

Y₁ 1 M

Y₄ 1 S₁

Y₂

Y₂

Y₁

Y₃ 1 S₀

Y₄

Y₄ 1 S₃

Y₁

Y₂

1 S₂

Y₃

Y₂ 1 d

M=Y₃ +Y₄ (X Y) +X+P₀ дополнительный код

S₀=Y₁+Y₄

S₁=Y₂+Y₃+Y₄ при х=10 . . . 0

S₂=Y₂+Y₃

S₃=Y₁+Y₃+Y₄

D=Y₂

Функцию d строим в СКНФ, так это проще.

Схема ускоренного межгруппового переноса.

Быстродействие арифметико-логической схемы, состоящей из L корпусов определяется формулой:

Т_АЛС =(L-1)*t_p+t_z

Так, если t_p=20нс t_z =40 нс (характерные значения для ТТЛ схем) и требуется построить 32-разрядную АЛС, то L=32/4=8 и Т_АЛС = (8-1)*20+40=180 нс

При этом основная часть задержки приходится на последовательное формирование переносов в отдельных АЛС.

Можно существенно увеличить быстродействие таких схем, состоящих из нескольких АЛС, если формировать переносы одновременно во всех АЛС.

Для этой цели используют схему ускоренного межгруппового переноса СУМП. На функциональных схемах она обозначается следующим образом:

о Р₀ GRP

F₁ P₁

R₁ P₂

F₂

R₂ P₃

F₃

R₃

F

F₄

R₄ R

F_i, R_i – входы, к которым подключаются соответственно выходы F и R i-той АЛС.

P_i - выходной сигнал, который должен подаваться на вход P₀ (i+1) –й АЛС.

Р₀ - сигнал переноса в младший разряд входных слов (d)

F и R – выходные сигналы для подключения СУМП следующего уровня.

Одна СУМП может обслуживать до 4 АЛС.

P0 GRP

F1

__

R1 P1

F2 __

P2

R2

__

F3 P3

R3

F4 F

R4

R

ALU

F

P0 R

_

d o

0

ALU

F

P0 R

0

o

0

ALU

F

P0 R

o К GPR

след.

уровня

ALU

F

P0 R

P4

O

Обозначим 4 АЛС объединённых СУМП следующим образом:

ALU-GRP F

d

P₀ R

P₁₆

В этом случае быстродействие 16- разрядной АЛС будет:

Т_АЛС=t_GRP+t_Z+t_P, если t_GRP =20 нс, то Т_АЛС=20+40+20=80 нс. Без GRP быстродействие 16- разрядного АЛС составит 100 нс. 4 группы ALU-GRP можно подключить к СУМП второго уровня.

P0 GRP

F1

__

R1 P1

F2 __

P2

R2

__

F3 P3

R3

F4 F

R4

R

ALU-GPR

F

P0 R

_

d o

0

ALU-GPR

F

P0 R

0

o

0

ALU-GPR

F

P0 R

o К СУМП

трет.

уровня

ALU-GPR

F

P0 R

P4

P₆₄

Быстродействие 64-разрядной АЛС с двумя уровнями СУМП будет:

Т_АЛС =2*t_GRP+t_Z +t_P=2*20+40+20=100 нc

А быстродействие без СУМП будет:

Т_АЛС=(16-1)*20+40=340нc

Рассмотренные схемы АЛС выпускаются в 24-выводном корпусе, а СУМП – в 16- выводном корпусе.

2. Порядок выполнения лабораторной работы:

1. Получить у преподавателя список микроопераций (МО) для синтеза операционного элемента, не использующего мультиплексоры.

2. Построить систему Булевых функций, описывающих работу ОЭ.

3. Разработать машинные команды, инициализирующие соответствующие МО. Машинные команды должны быть одноадресными с косвенной адресацией.

4. Загрузить пакет "CUU" и учебный пример.

5. Модернизировать учебный пример таким образом, чтобы выполнялись разработанные машинные команды.

6. На модели проверить работоспособность ОЭ.

7. Получить у преподавателя список микроопераций (МО) для синтеза операционного элемента, использующего мультиплексор.

8. Повторить пункты 2-6.