1_1_Modul_Tekhnologichesky_analiz_izdely (Лекции Цветкова), страница 5

Таблица 1.2

Так, при коэффициенте масштаба k = 1,4, что соответствует переходу на следующий уровень технологии, длина затвора уменьшается с 90 до 65 нм.

При этом рабочее напряжение, необходимое для сохранения прежнего значения напряжения электрического поля в МОП структуре, уменьшится с 1 до 0,7 В.

Плотность размещения компонентов, т.е. количество МОП структур на единице площади, при k=1,4 увеличивается практически в 2 раза. Это дает экономию в стоимости производства в 1,3-1,5 раз с учетом того, что возрастает сложность применяемого оборудования и увеличивается его номенклатура.

Потребляемая мощность при заданном коэффициенте масштаба уменьшается вдвое, при этом плотность энерговыделения при неизменном напряжении электрического поля остается на прежнем уровне.

Время задержки сигнала уменьшается в k = 1,4 раза, а произведение времени задержки сигнала на мощность рассеяния (критерий качества, оценивающий баланс между скоростью прохождения сигнала и рассеиваемой мощностью) уменьшается в 2,5 раза.

Наконец, изменяется и функциональная производительность – еще один комплексный критерий качества, который равен произведению числа затворов МОП структур на тактовую частоту, деленному на потребляемую мощность. Значение данного параметра в рассматриваемом случае увеличивается в k³ раз.

Заметим, что для сохранения функциональных свойств МОП структуры при уменьшении длины затвора должны быть также уменьшены и другие ее размеры (рис. 19). Многолетний опыт применения масштабирования позволил выработать рекомендации по коэффициентам пропорциональности для отдельных элементов структур.

Например, разработчики фирмы Intel при коррекции толщины подзатворного оксида используют соотношение:

.

Аналогичные соотношения приняты для следующих геометрических параметров:

• глубина p-n перехода: ,

• глубина слаболегированной области (Ldd): ,

• ширина спейсера:

Рис. 1.19. Размеры МОП структуры

Рассмотренный пример показывает, что масштабирование ведет к существенному улучшению рабочих характеристик МОП структур.

Поэтому тенденция к уменьшению размеров интегральных микросхем наблюдается на всем протяжении развития микроэлектроники, в развитии которой четко прослеживаются временные циклы, характеризующие ее переход на новый уровень технологии. Наличие таких циклов предсказал еще в 1965 г. один из основателей фирмы Intel Гордон Мур.

Обычно для оценки современного уровня микроэлектронной технологии используют параметры наиболее распространенных микросхем - микропроцессоров и схем памяти. В соответствии с современной версией эмпирического закона Мура функциональные возможности схем памяти (объем или число ячеек памяти) и микропроцессоров (число транзисторов и быстродействие) удваиваются каждые два года.

Количественно уровень технологии микроэлектроники определяется топологической нормой. Этот параметр различается по физическому смыслу для различных изделий микроэлектроники. Так, до начала 90-х годов самыми передовыми в технологическом плане изделиями были схемы памяти (рис. 1.20, а).

В них адресные и разрядные шины (bit lines, word lines) формируются в виде регулярных структур – решеток (рис. 1.20, б). Конструкция современных интегральных схем предусматривает, как правило, многослойную металлизацию. Решетка контактов, непосредственно примыкающих к активным элементам схемы (первый уровень металлизации), имеет минимальный шаг в данной микросхеме (рис. 1.20, в).

Поэтому полушаг решетки адресных дорожек с контактами первого уровня металлизации традиционно используется в качестве топологической нормы, характеризующей плотность упаковки элементов на кристалле.

Заметим, что шаг P решетки (pitch) складывается из ширины L дорожки (line) и промежутка S (space) между ними (рис. 1.20, г). В случае, когда L=S, полушаг (half pitch) этой решетки равен ширине дорожки (топологической линии.

Полушаг в полной мере характеризует плотность упаковки элементов регулярной структуры. В структурах микропроцессоров, технология которых в последние десятилетия развивается ускоренными темпами, в качестве топологической нормы также может использоваться полушаг регулярных структур.

Его уменьшение, например с 180 до 130 нм при сохранении функциональных возможностей микропроцессора уменьшает его площадь на 45% (рис. 1.21).

Дальнейшее уменьшение топологической нормы до 90 нм позволяет в исходных габаритах сформировать двухъядерный микропроцессор, а доведя полушаг до 65 нм – еще и уменьшить габариты со 194 до 125 мм².

Однако в данном случае промежутки в таких структурах обычно существенно превышают размеры отдельных элементов (рис. 1.22).

Поэтому в производстве микропроцессоров в качестве параметра уровня технологии чаще используют минимальный размер элемента (CD – critical dimension). Им обычно является длина затвора МОП транзисторов, на рис. 3 она составляет, соответственно, 40 и 25 нм.

Размеры элементов микропроцессоров уже сейчас составляют 32-60 нм, при этом требования к их размерной точности и совмещаемости не превышают единиц нанометров (табл. 1.3.).

Таблица 1.3

Состояние и прогноз развития параметров микропроцессоров

1. Приложения

Приложение 1. Параметры металлических проводников в межсоединениях

В рассматриваемом примере выполненные в первом слое металла межсоединения объединяют активные элементы КМОП структуры в схему инвертора.

В интегральных схемах более высокого уровня сложности требуются дополнительные слои металлизации, причем их число постоянно возрастает по мере увеличения количества элементов схемы до сотен тысяч и миллионов единиц.

Для обеспечения высокой тактовой частоты в логических схемах, например, микропроцессорах, время задержки при прохождении сигнала должно быть минимальным.

В свою очередь, время резистивно-емкостной задержки распространения сигнала в проводящих линиях определяется постоянной времени соединительной линии, зависящей от ряда ее параметров:

(1.1)

где , L, W и – удельное сопротивление, длина, ширина и толщина проводников,

– толщина межслойного диэлектрика,

– диэлектрическая проницаемость вакуума.

Как видно из вышеприведенного уравнения, резистивно-емкостная задержка зависит от квадрата длины проводника. Применение многослойной металлизации позволяет при трассировке проводников существенно уменьшить их длину, по сравнению с одно- или двухслойной металлизацией. В реальных интегральных схемах повсеместно используется шестислойная металлизация, апробируются структуры с металлизацией на 7-9 уровнях.

Кроме того, все более широко применяются межслойные диэлектрики с малым значением диэлектрической постоянной k.