Лекц.БЦВМиСР1-8(2) (Все лекции по БВМиС в ворде), страница 5
Описание файла
Файл "Лекц.БЦВМиСР1-8(2)" внутри архива находится в папке "Все лекции по БВМиС в ворде". Документ из архива "Все лекции по БВМиС в ворде", который расположен в категории "". Всё это находится в предмете "основы эксплуатации эвм" из 11 семестр (3 семестр магистратуры), которые можно найти в файловом архиве МАИ. Не смотря на прямую связь этого архива с МАИ, его также можно найти и в других разделах. Архив можно найти в разделе "лекции и семинары", в предмете "основы эксплуатации эвм" в общих файлах.
Онлайн просмотр документа "Лекц.БЦВМиСР1-8(2)"
Текст 5 страницы из документа "Лекц.БЦВМиСР1-8(2)"
Сх. упр. Упр. упрупр.
2к-1
к
к
Зп/Сч Пуск РВ
n
2
1
Сигналы управления
Рг. Ч
А дрес
n
2
1
Адресные шины
Обозначения:
Pг.A – к-разрядный регистр адреса выбираемого числа;
ДША – к-входовой дешифратор адреса, имеет 2к выходов, каждый из которых соответствует одному из 2к n-разрядных слов запоминающей среды;
Pг.Ч – n-разрядный регистр числа (считываемого или записываемого в ЗС слова);
ЗС – запоминающая среда емкостью Q=n·2k с организацией 2k × n-разрядных слов (n-ширина выборки ЗУ);
Сх. Упр. – схема управления, формирующая сигналы переключения режимов работы ЗУ: запись/считывание (Зп/Сч.), пуск, разрешение выборки (РВ).
Рис. 5. 1. Структурная схема адресного ЗУ.
5. 2. Матрицы запоминающих элементов.
Запоминающая среда ЗУ формируется на основе матриц запоминающих элементов, которые по своей организации могут быть двух типов:
-матрицы с пословной выборкой;
-матрицы двухкоординатные.
5. 2. 1. .Матрица с пословной выборкой показана на рис.2. Такая матрица содержит N «строк» и n «столбцов» запоминающих элементов (ЗЭ), т.е. содержит все запоминающие элементы ЗУ (Q=N*n). Именно такая организация матрицы ЗЭ представлена на структурной схеме ЗУ (рис. 5. 1). Управление работой такой матрицы осуществляется путем подачи соответствующих уровней напряжений на адресные (А1, А2….АN) и разрядные (Р1, Р2…Рn) шины.
5. 2. 2. Двухкоординатрая матрица ЗЭ показана на рис. 5. 3. На этом рисунке представлены запоминающие элементы одного (r-го) разряда всех хранящихся в ЗУ слов. Такая организация предполагает наличие двухступенчатого дешифратора адреса, причем вторая ступень ДША (двухвходовые смехи И) размещены в самих запоминающих элементах (см. рис. 5. 4).
ЗЭ
1.n
ЗЭ
1.2
ЗЭ
1.1
…A1
…
… … …
A2
… … …
…
…
AN
Pn … P2 P1
Рис. 5. 2. Матрица запоминающих элементов (ЗЭij) с пословной выборкой (Ai – адресные шины, Pj – разрядные шины).
YL Y2 Y1
X1
X2
Xm
Pr
Рис. 5. 3. Двухкоординатная матрица (Xi ↔Yj) запоминающих элементов (ЗЭij) r – го разряда всех 2k = m·L n – разрядных слов ЗУ.
Схема И – элемент
второй ступени ДША
ЗЭ
ij
Yi
Pr
Адресный вход ЗЭij
&
Xi
Первая ступень ДША
X1
1 1
ДШX
Двухкоординатная (X, Y) матрица ЗЭ
X2
2 2
Xi
К1 К1
Xm
Y1
К1+1 1
ДШY
Y2
К1+2 2
Yj
К К2
YL
А – адрес ЗУ
(15 разрядов)
Рис. 5.4. Двухступенчатый дешифратор адреса запоминающих устройств, формируемых на основе двухкоординатных матриц ЗЭ.
К-разрядный адрес разделяется на две части (К=К1+К2), одна из которых (К1) подается на вход первого дешифратора (ДШХ), формирующего сигналы на m «горизонтальных» адресных шин (X1,X2…Xm), а вторая часть адреса (К2) подается на вход второго дешифратора (ДШУ), формирующего сигналы на L «вертикальных» адресных шин (Y1, Y2…YL). При подаче адреса на Рг.А выбирается один (единственный) запоминающий элемент этой матрицы- r-ый разряд выбранного слова ЗУ. Запоминающая среда ЗУ содержит n таких матриц. При правильной организации ЗУ на основе таких матриц выполняются следующие соотношения:
K = K1 + K2; m = 2K1; L = 2K2; N = m × L = 2K.
5. 3. Организация запоминающих устройств на основе БИС ЗУ.
Предположим, что требуется создать запоминающее устройство емкостью Q, с организацией Q = N × n, т.е. содержащие N слов по n разрядов каждое, на основе использования БИС ЗУ емкостью q, с организацией q = M × m, т.е. содержащих М слов по m разрядов каждое. Естественно, что такая необходимость возникает тогда, когда N ≥ M и n ≥ m, т.е. нельзя построить ЗУ на основе одной БИС.
Будем предполагать, что числа N и M являются степенями двойки (2i), а отношения a = N / M и b = n / m являются целыми числами.
В этих предположениях для построения ЗУ (Q) на основе БИС (q) необходимо представить проектируемое ЗУ в виде матрицы, элементами которой являются БИС и которая содержит a = N / M строк и b = n / m столбцов, т.е. всего P = a × b элементов. Затем ввести в ее состав «дополнительный» дешифратор и осуществить необходимую коммуникацию шин: адресных, разрядных и выходов «дополнительного» дешифратора.
Нагляднее всего эту процедуру можно пояснить на примерах.
Пример 1. Необходимо построить ЗУ Q = 8k × 16 из БИС q = 2k × 8.
Матрица БИС будет содержать a = 8k / 2k = 4 строки и b = 16 / 8 = 2 столбца (см. рис. 5. 4). Разрядность адреса БИС (log22k) - 11, разрядность адреса ЗУ (log28k) - 13.
Т.о. необходимо использовать «дополнительный» дешифратор на два входа, а его выходы подключить ко входам РВ (разрешение выборки БИС в соответствующих строках матрицы). Шины адреса БИС (11 разрядов) подключаются ко всем БИС как младшие разряды адреса всего ЗУ. Два старших разряда этого адреса (12-й и 13-й) подаются на вход «дополнительного» ДШ и обеспечивают «выборку» соответствующей строки матрицы БИС (по входам РВ). Разрядные шины ЗУ (n = 16) формируются из разрядных шин правого столбца БИС (8 младших разрядов) и разрядных шин левого столбца (8 старших разрядов).
Пример 2. Необходимо построить ЗУ Q = 32k × 16 из БИС q = 16k × 1.
В этом случае матрица БИС имеет a = 32k / 16k = 2 строки и b = 16 / 1 = 16
столбцов. Разрядность адреса БИС - 14, разрядность адреса ЗУ - 15. Т.о. «дополнительный» дешифратор имеет 1 вход и состоит из одного инвертора (см. рис.5. 5). Каждый столбец матрицы формирует одну разрядную шину, а в совокупности 16 столбцов образуют все 16 разрядных шин ЗУ.
11
11
1
а
11
РВ
РВ
1
БИС
2Кх8
1.2
1
БИС
2Кх8
1.1
2
2
А
11
1
11
12
ДШ
13
РВ
РВ
8
8
1
1
БИС
2Кх8
2.1
2
БИС
2Кх8
2.2
2
а – адрес БИС
(11 разрядов)
11
11
А – адрес ЗУ
(13 разрядов)
РВ
РВ
1
1
БИС
2Кх8
3.2
БИС
2Кх8
3.1
2
2
11
11
1
БИС
2Кх8
4.2
1
БИС
2Кх8
4.1
2
2
11
11
8
8
2
1
1
8
8
3
3
2
Рис. 5. 5. Организация ЗУ ёмкостью Q = 8Kх16 на основе БИС ёмкостью q = 2Kх8.
1
2
3
. . .
1
1
БИС
16Кх1
1.16
1
БИС
16Кх1
1.2
.
а
2
2
БИС
16Кх1
1.1
.
2
.
А
14
14
14
14
И
15
РВ
РВ
РВ
1
БИС
16Кх1
2.16
1
БИС
16Кх1
2.2
1
БИС
16Кх1
2.1
2
2
2
. . .
14
14
14
а – адрес БИС
(14 разрядов)
1
2
16
А – адрес ЗУ
(15 разрядов)
Разрядные шины (n = 16)
Рис. 5. 6. Организация ЗУ ёмкостью Q = 32Kх16 на основе БИС ёмкостью q = 16Kх1.
5. 4. Многоуровневая система запоминающих устройств.
Основное противоречие при создании ЗУ- это противоречие между ёмкостью ЗУ и скоростью его работы. Для различных ЗУ допустимые соотношения между скоростью работы (величина обратная времени обращения- tобр) и ёмкостью (Qбит) имеют определенные ограничения (ограниченные области в плоскости координат Q, tобр), определяемые физическими принципами построения ЗУ. Кроме того для однотипных ЗУ увеличение их ёмкости (Qбит)приводит к увеличению параметра tобр, т.е. к снижению скорости работы ЗУ.
Решением этого противоречия является использование многоуровневой иерархической системы запоминающих устройств, в которой по мере удаления «уровня» ЗУ от процессора растут показатели tвыб и Q, создавая иллюзию того, что процессор «работает» с высокой скоростью с памятью практически неограниченного объема.
На рис.5. 7. представлена 4-х уровневая система запоминающих устройств, в которой ЗУ самого верхнего (ближнего к процессору) уровня (буферная память) работает «со скоростью» процессора, однако обладает ограниченной емкостью, а ЗУ нижнего уровня (архивная память) обладает «огромной» емкостью и отличается «низкой скоростью» работы.
Для создания иллюзии наличия огромной по объему высокоскоростной памяти соседние уровни ЗУ объединяются в системы, главной задачей которых является реализация алгоритмов (процедур) рационального обмена блоками информации между соответствующими уровнями ЗУ.
5. 5. Система буферной памяти (БП)
Эта система предназначена для увеличения быстродействия процессора обращения к основной памяти (ОП). Буферная память (см. рис.5. 8.) состоит из массива данных (куда копируются соответствующие блоки из основной памяти) и так называемый «справочник», в котором содержатся адреса блоков, находящиеся в данный момент в массиве данных буферной памяти. При правильной организации информационного обмена между ОП и БП процессор (операционное устройство) «обычно» обращается к блокам, находящимся в БП. При отсутствии в БП требуемых блоков они переписываются в нее из ОП. При этом среднее время обращения к системе буферной памяти (СБП) определяется по формуле:
TСБП = (1- α)·tБП + α·tОП, где
tБП- время обращения к БП,
tОП- время обращения к ОП,
α - вероятность неудачного обращения к СБП, т.е. вероятность отсутствия в массиве данных БП нужного (требуемого) блока информации.