Лекц.БЦВМиСР1-8(2) (Все лекции по БВМиС в ворде), страница 6

Процессор

Операционное устройство

Система буферной памяти

Буферная память

(КЭШ)

Биполярные БИС

Основная

(оперативная)

память

МОП-БИС

Система виртуальной основной памяти

Внешняя

память

Магнитные диски

Система виртуальной внешней памяти

Архивная

память

Магнитные ленты, оптические диски

Рис. 5. 7. Многоуровневая иерархическая система запоминающих устройств.

Операционное

устройство

Процессор

Буферная

память (КЭШ)

Адресс

Данные

Массив данных

Справочник

Копия

Основная

память

Блок памяти

Рис. 5. 8. Система буферной памяти.

Для реализации СВОП необходимо разделить все ее адресное пространство на части и организовать соответствующий обмен (этими частями) между ОП и ВП. Такой «частью» может быть страница (или сегмент).

На рис.5. 9 показан пример страничной организации СВОП, при которой адресное пространство разбивается на страницы - части фиксированной (равной) длины.

Взаимосвязь между виртуальными и физическими адресами устанавливается с помощью таблицы преобразования адресов, на основе которой реализуется так называемый механизм динамического преобразования адресов (МДПА). В тех случаях, когда виртуальный адрес указывает на страницу, отсутствующую в ОП, реализуется так называемая процедура замещения страниц (ПЗС), обеспечивающая занесение из ВП в ОП нужной страницы, на место одной из удаляемых из ОП в ВП страниц.

Для реализации МДПА целесообразно использовать вместо таблицы преобразования адресов (ТПА) табличный буфер (ТБ), размещенный в ассоциативной памяти, как это показано на рис.5.10. ТПА содержит большое количество строк, равное количеству страниц во внешней памяти, а ТБ содержит много меньшее количество строк, равное количеству страниц в ОП, а это приводит к сокращению времени, затрачиваемого на преобразование адресов.

Для реализации ПЗС используются несколько стратегий:

1. Стратегия FIFO ( первым пришел, первым вышел), при реализации которой из ОП удаляется страница ранее других занесенная в нее.

2. Стратегия LRU, при реализации которой из ОП удаляется та страница, обращение к которой имело место раньше, чем к другим.

3. Стратегия WS (Working Set- рабочее множество), при реализации которого из ОП удаляются страницы, не содержащиеся в так называемом «рабочем множестве», т.е. в наборе страниц, к которым за определенный истекший интервал времени зафиксировано обращение.

Внешняя память (ВЗУ)

Виртуальный адрес

Номер страницы

Смещение внутри страницы

Замещение страниц

Страницы

1

0

Основная память (ОП)

1

Адрес начала страницы в ОП

Бит наличия страницы в ОП

Физический адрес в ОП

Страницы

Рис. 5. 9. Страничная организация системы виртуальной (основной) памяти.

Виртуальный адрес

Номер страницы

Смещение внутри страницы

Табличный буфер

Ассоциативная память (АП)

Ключ

Инф. разряды

Номер страницы,

размещенной в ОП

Адрес нач. стр. в ОП

Смещение

Физический адрес в ОП

Адрес начала страницы в ОП

Совпадение

Рис. 5. 10. Механизм динамического преобразования адресов (МДПА) на основе использования ассоциативной памяти.

Теима № 6.

Принципы построения устройства управления (УУ) вычислительной машины.

Устройство управления ВМ – это одно из основных и наиболее сложных устройств машины. Иногда УУ включают в состав процессора, что никак не влияет на выполняемые этим устройством функции.

Определение. УУ обеспечивает преобразование потока команд реализуемой на ВМ программы в последовательности функциональных (управляющих) сигналов, с помощью которых осуществляется координация вычислительного процесса в машине. С помощью формируемых устройством управления функциональных сигналов выполняется все многообразие команд программы, подавляющая часть которых реализуется с помощью процессора, а команды управления ходом вычислительного процесса (условные и безусловные переходы, реализуются в самом устройстве управления).

В представленной на рис.6. 1 упрощенной структурной схеме ВМ память операндов (оперативное ЗУ) и память программ (постоянное ЗУ) представлены в виде отдельных устройств, что характерно для бортовых (управляющих, встроенных) вычислительных машин. Процессор на этой схеме представлен в наиболее простом виде (без многих узлов и внутренних связей) достаточном для пояснения хода выполнения простых двухместных операций (например, сложения).

Любая команда ВМ выполняется за определенный отрезок времени – цикл, который разбивается на отрезеки равной длины – такты. На каждом такте выполняется одна или несколько микроопераций, совокупность которых и обеспечивает реализацию конкретной команды.

Рассмотрим по тактам последовательность микроопераций, выполняемых при реализации команды сложения в машине с трехадресной системой команд (СК). Адресная часть команды (АЧК) такой СК (при использовании способа прямой адресации) содержит три адреса: А1 – адрес первого операнда, А2 – адрес второго операнда и А3 – адрес размещения результата.

Перечень микроопераций:

1 такт – передача адреса очередной команды из РАК в РА ПЗУ;

2 такт – пуск ПЗУ в режиме считывания (выборка из ЗМ ПЗУ на РЧ ПЗУ очередной команды);

3 такт – передача очередной команды из РЧ ПЗУ на РК УУ;

4 такт – передача адреса первого операнда из поля А1 РК УУ в РА ОЗУ;

5 такт – пуск ОЗУ в режиме считывания (выборка первого операнда из ЗМ ОЗУ на РЧ ОЗУ);

6 такт – передача первого операнда из РЧ ОЗУ в Р1 ПК;

7 такт – передача адреса второго операнда из поля А2 РК УУ в РА ОЗУ;

8 такт – пуск ОЗУ в режиме считывания (выборка из ЗМ ОЗУ на РЧ ОЗУ второго операнда);

9 такт - передача второго операнда из РЧ ОЗУ в Р2 ПК;

10 такт – выполнение операции сложения на АЛУ ПК;

11 такт – передача адреса из поля АЗ РК УУ в РА ОЗУ (адреса размещения результата), передача результата сложения из РЗ ПК в РЧ ОЗУ (совмещение двух микроопераций);

12 такт - пуск ОЗУ в режиме записи (запись результата в ЗМ ОЗУ по адресу АЗ); формирование адреса следующей команды в Сх ФСА УУ и передача его в РАК (Совмещение двух микроопераций)

ПК

ОЗУ

Р1

Р2

ЗМ

РЧ

ЗМ

РЧ

АЛУ

Р3

М

1

2

…

УУ

ПЗУ

Сх. ФФС

Сх. ФСА

ДШ

РАК

АЧК

КОП

ШД

ША

О бозначения:

ПК – процессор, управляемый контроллером (УУ);

ОЗУ - память операндов;

ПЗУ – память программ (постоянное ЗУ);

УУ – устройство управления;

Р1, Р2 , Р3 – основные регистры ПК;

АЛУ – арифметико-логическое устройство;

ЗМ – запоминающий массив ОЗУ и ПЗУ;

РА – регистр адреса ОЗУ и ПЗУ;

ДША – дешифратор адреса ОЗУ и ПЗУ;

РЧ – регистр числа (операнда, команды) ОЗУ и ПЗУ;

РК – регистр команд (в УУ);

КОП – код операции (часть РК);

АЧК – адресная часть РКК (адреса);

ДШ – дешифратор КОП в УУ;

РАК – регистратор адреса следующей команды;

Сх. ФСА – схема формирования следующего адреса команды;

Сх. ФФС – схема формирования функциональных (управляющих) сигналов;

ША – шина адреса;

ШД – шина данных.

В представленной последовао

Рис. 6. 1. Упрощенная структурная схема ВМ.

В представленной последовательности микроопераций на 11 и 12 тактах осуществлено совмещение по времени выполнения двух микроопераций, т.к. каждая из них выполняется с использованием различных узлов (оборудования). Так, например, для первой микрооперации на 11 такте используется РК УУ, РА ОЗУ и ША, а для второй – РЗ ПК, РЧ ОЗУ, ШД.

Аналогичным образом могут быть совмещены по времени микрооперации, выполняемые на 6 и 7 тактах, т.е. цикл выполнения операции сложения (в данном примере) может быть уменьшен на один такт.

Для реализации каждой микрооперации устройство управления (Сх. ФФС) должно сформировать определенный набор управления (функциональных) сигналов, подаваемых на соответствующие входы управления узлов, участвующих в выполнении данной микрооперации.

Так, например, для выполнения микрооперации на 1 такте УУ должно сформировать следующие сигналы управления:

- считывание информации из РАК УУ на ША;

- прием информации с ША в РА ПЗУ.

Таким образом адрес следующей команды из РАК УУ через ША попадает на РА ПЗУ.

На 11 такте УУ должно сформировать следующие сигналы управления: