учебник.1 (Лекции по ЦИУ), страница 8

Многоразрядные сумматоры подразделяются на последовательные и параллельные.

Следует отметить, что необходимым условием работы комбинационного сумматора является одновременная (синхронная) подача обоих слагаемых, т.е. в комбинационных сумматорах отсутствуют элементы памяти.

1. Комбинационный сумматор на два входа.

Комбинационный сумматор на два входа, называемый полусумматором, предназначен для суммирования двух одноразрядных двоичных чисел. Он имеет два входа а_{i ,} b_i и два выхода S_i и Р_i+1 (сумма и перенос).

Таблица истинности полусумматора может быть представлена в виде двух карт Карно (рис. 73). Пользуясь этими картами запишем логические функции в дизъюнктивной форме:

_ _

S _i = а_i b_i v b_i a_i

(55)

Р_i+1 = а_ib_i

Для построения фнукциональной схемы полусумматора на элементах «И-НЕ» преобразуем выражение (55):



S_i = а_ib_i v ā_i b_i

( 56)

Р _i+1 = а_{i *} b_i

Анализ (56) показывает, что для построения функциональной схемы полусумматора необходимо пять элементов 2И-НЕ.Функциональная схема полусумматора и его условное графическое обозначение представлены на рис.74.

Время задержки такой схемы определяется

t_з = 2t’_з

где t’_з - время задержки элемента 2И-НЕ.

Потребляемая мощность

Р_ср = 5 P’_ср ,

где P’_ср - средняя потребляемая мощность одного элемента 2И-НЕ

Здесь 2t’_з и P’_ср микросхем DD1 и DD2 не учитывалось.

1. Комбинационный сумматор на три входа.

Комбинационный сумматор на три входа, называемый однозарядным сумматором, предназначен для суммирования двух одноразрядных двоичных чисел с учетом переноса из младшего разряда. Он имеет три входа а_ib_i - слагаемые и Р_i - перенос из младшего разряда и два выхода S_i и Р_i+1 (сумма и перенос в старший разряд).

Алгоритм работы одноразрядного сумматора представим в виде двух карт Карно (рис.75)

Пользуясь этими картами запишем логические функции в дизъюнктивной форме:

_ _ _ _ _ _

S _i = а_i b_i р_i v а_i b_i р_i v а_i b_i р_i v а_ib_i р_i (57)

Р_i+1 = b_i р_i v а_i р_i v а_ib_i

Для построения функциональной схемы одноразрядного сумматора на элементах И-НЕ преобразуем выражение (57):

_ _ _ _

S_i = ā _ib_i р_{i *} а_i b_i р_{i *} ā_i b_i р_{i *} ā_i b_i р_i

( 58)

Р _i+1 = b_i р_{i *} а_i р_{i *} а_i b_i

Анализ (58) показывает, что для построения функциональной схемы сумматора необходимо пять элементов ЗИ-НЕ, три элемента 2И-НЕ и один элемент 4И-НЕ. Функциональная схема сумматора и его условное обозначение представлены на рис.76.

Время задержки этой схемы определяется

t_з = 2t’_з

где t’_з - время задержки одного элемента И-НЕ.

Потребляемая мощность

Р_ср = 9 Р’_ср,

где Р’_ср - средняя потребляемая мощность одним элементом И-НЕ

отметим, что при расчетах t_з и Р_ср не учитывались время задержки и средняя потребляемая мощность элементов DD1, DD2 и DD3.

1. Многоразрядный комбинационный сумма

параллельного

действия.

В этом сумматоре операции суммирования должны выполняться одновременно (параллельно) по всем разрядам кодов слагаемых. Из этого следует, что многоразрядный сумматор должен иметь отрицательные аппаратные средства для выполнения суммирования в каждом разряде.

Рассмотрим принцип построения четырехразрядного сумматора на основе трех одноразрядных сумматоров DD2 … DD4 и одного полусумматора DD1 (рис.77)

Время задержки полученного сумматора t_з = n _* t’_з

где t’_з – время задержки одноразового сумматора

n - число разрядов сумматора.

Потребляемая мощность Р_ср = n _* Р’_ср ,

где Р’_ср - средняя потребляемая мощность одноразрядного сумматора.

Можно построить схему m – разрядного (m=4) сумматора на основе стандартных микросхем n – разрядных (n=2) сумматоров (рис.78).

1. Многоразрядный сумматор последовательного действия.

Операцию сложения двух многоразрядных двоичных кодов можно реализовать с использованием только одного одноразрядного сумматора. Этот сумматор последовательно разряд за разрядом, начиная с младшего, выполняет операцию сложения в соответствующих разрядах. Однако получаемое таким образом упрощение аппаратных средств приводит к существующему снижению быстродействия многоразрядного сумматора.

Для реализации такого сумматора необходимы три регистра сдвига, один DV – триггер и один одноразрядный сумматор. Функциональная схема многоразрядного сумматора последовательного действия приведена на рис.79.

Следует отметить, что тактирующие входы одного из регистров DD₅ и DV - триггера DD₃ должны быть инверсны соответствующим входам двух оставшихся регистров DD₁ и DD₂

Рассмотрим работу этой схемы. Для суммирования двух кодов

Х = Х₀Х₁ … Х _n-1 и у = у₀у₁ … у _n-1

Они предварительно записываются в регистры DD₁ и DD₂ одним из способов (параллельным или последовательным). Главным требованием является размещение разрядов кодов слагаемых в регистрах так, что бы в старших разрядах Q_n были записаны сигналы «0», а в разряды Q_n-1 – младшие разряды слагаемых, т.е. Х₀ и у₀.

Таким образом, для сложения двух n – разрядных кодов необходимы (n+1) – разрядные регистры. Перед выполнением операции сложения DV – триггер должен быть в состоянии «0».

Для обеспечения суммирования на тактовый вход необходимо подать

n тактовых импульсов. По переднему фронту первого тактового импульса в регистрах в DD₁ и DD₂ произойдет сдвиг кодов на один разряд, т.е. в разрядах Q_n будут записаны младшие разряды слагаемых Х₀у₀ соответственно. Так как на прямом выходе триггера DD₃ сигнал «0», то на выходе сумматора DD₄ будет сформирован сигнал суммы

_ _

S₀ =Х₀ Y₀ v Х₀Y₀

И переноса р₁ = Х₀у₀. По заданному фронту тактового импульса полученные значения перепишутся соответственно в младший разряд регистра DD₅ и триггер DD₃.

Таким образом, к приходу следующего тактового импульса в триггере хранится значение сигнала переноса, а в разряде Q₀ регистра DD₅- значение суммы S₀.

По переднему фронту второго тактового импульса в регистрах и DD₂ произойдет сдвиг кодов на один разряд, т.е. в разрядах Q_n будут записаны разряды Х₁у₁соответственно, на выходе сумматора DD₄ будет сформирован сигнал

_ _

S₁ =Х₁Y₁ v Х₁Y₁

И сигнал переноса р₂ = Х₁у₁. Эти сигналы по заданному фронту такового импульса перепишутся в выходной регистр DD₅ .

После окончания n–го тактового в выходном регистре будет сформирован код n–разрядной суммы.

Время задержки в таком сумматоре может быть определено по формуле

t_з = (t' _з + t˝_з ) n ,

где t' _з - время задержки в регистрах сдвига;

t˝_з - время задержки в сумматоре;

n - число разрядов слагаемых кодов.

При суммировании 4-разрядных кодов это время в два раза больше, чем время задержки в сумматоре параллельного действия.

Применение многоразрядных сумматоров последовательного действия оправдано лишь в тех случаях, когда определяющим критерием является максимальное упрощение технической реализации при низких требованиях к быстродействию.

1. Компараторы.

   1. Общие сведения о цифровых компараторах.

Цифровым компаратором называется комбинационный цифровой узел, предназначенный для сравнения чисел, представленных двоичными кодами.

Число входов компаратора определяется разрядностью сравниваемых кодов.

На выходе компаратора обычно формируются три сигнала:

F - равенство кодов;

F› - если числовой эквивалент первого кода больше второго;

F‹ - если числовой эквивалент первого кода меньше второго.

При формировании перечисленных сигналов используются логические функции: _ _ _______

- равнозначности ƒ₁ (Х₁Х₂) = Х₁Х₂ v Х₁Х₂ = Х₁  Х₂;

_ _

- неравнозначности ƒ₂ (Х₁Х₂) = Х₁Х₂ v Х₁Х₂ = Х₁  Х₂;

Функция ƒ₁ (Х₁Х₂) иначе называется функцией «исключающее ИЛИ-НЕ»;

_______

Функция ƒ₂ (Х₁Х₂) – «исключающее ИЛИ»,

а функция ƒ₂ (Х₁Х₂) = Х₁  Х₂ функцией «сложение по mod 2».

Эти логические функции используются при синтезе схем компараторов.

1. Синтез одноразрядного компаратора.

Алгоритм работы компаратора при сравнении двух одноразрядных кодов Х₁ и Х₂ задачи одновходовой таблицей (рис.80).

Анализ таблицы истинности показывает, что при любой комбинации входных сигналов на входе компаратора может быть сформирован один (единичный) сигнал «1». Поэтому, при любой разрядности входных входов достаточно, используя входные сигналы, сформировать только любые два из выходных сигналов. Третий сигнал всегда может быть получен по двум известным.

С учетом этого на основе таблицы (рис.80)представим выходные логические функции в DНФ;

_ _ _______ _ _

F₌ = Х₁ Х₂ v Х₁ Х₂ = Х₁  Х₂ = F_{‹ *} F_› (59)

_ _ _

F_‹ = Х₁ Х₂ = F_{= *} F_›

_ _ _

F_› = Х₁ Х₂ = F_{= *} F_‹

Функциональная схема устройства, реализующего (59) содержит четыре элемента 2И, два элемента НЕ и один элемент 2ИЛИ (рис.81а).

Условное графическое обозначение цифровых компараторов на схемах представлена на рис. 81б.

1. Наращивание компараторов.

На практике часто приходится сталкиваться с задачей сравнения многоразрядных двоичных кодов. Для синтеза многоразрядного компаратора можно бы воспользоваться методикой, изложенной в предыдущем параграфе. Однако становится очевидны значительное усложнение и увеличение таблицы при увеличении числа разрядов сравниваемых кодов.

Поэтому целесообразно использовать метод блочного конструирования, который называется методом декомпозиции.

Сущность метода декомпозиции состоит в разбиении сложной задачи на ряд простых задач, решение которых может быть осуществлено доступными средствами.

В качестве примера рассмотрим принцип построения цифрового компаратора для сравнения двух двухразрядных кодов

А = а₀ а₁ и В = b₀ b₁.

Очевидно, что результат сравнения двухразрядных двоичных кодов можно записать через результат сравнения одноразрядных кодов:

F ₌ = F_{0= *} F₁₌