учебник.1 (Лекции по ЦИУ), страница 7

Количество дешифраторов второй ступени определяется количеством разрядов унитарного кода дешифратора первой ступени n₁ = 4.

Функциональная схема дешифратора содержит пять дешифраторов «2-4»: DD1 – первая ступень, на информационные входы которого поступают старшие разряды общего двоичного кода

А₈ А₄, DD2, DD3, DD4, DD5 – вторая ступень, на информационные входы которого поступают младшие разряды общего двоичного кода А₂ А₁, а на входы управления поступают выходные сигналы дешифратора первой ступени Е₀, Е₁, Е₂, Е₃ соответственно. На рис.64 представлена таблица соответствия проектируемого дешифратора, функциональная схема которого представлена на рис. 65.

1. Мультиплексоры и демультиплексоры.

1. Общие сведения о мультиплексорах

Мультиплексором называется электронный цифровой узел, осуществляющий подключение (коммутацию) одного из n информационных входов (D₀, D₁,…D_n-1) к выходу (Y) в зависимости от цифрового двоичного кода подключаемого информационного входа, содержащего m разрядов, причем n = 2^m, т.е. двоичный код адреса (А₁, А₂, А_y,…, А_2m) определяет десятичный номер информационного входа.

Для управления мультиплексором часто используют дополнительный вход управления Е, с помощью подаваемых сигналов на который он либо открыт (Е=0), либо закрыт (Е=1).

На электрических схемах он обозначается при m = 2 и n = 4 как показано на рис.66.

Функциональное обозначение мультиплексора либо MUS, либо MS, либо MUX, либо MX, а в схемотехнике он обозначается «1 – n», что читается как «один из n».

1. Одноступенчатый мультиплексор.

Рассмотрим принцип построения мультиплексора «1-4».

Для синтеза необходимо задать алгоритм работы мультиплексора «1-4» с помощью одновходовой таблицы истинности (рис. 67).

Представим логическую функцию выхода мультиплексора в DHФ, используя таблицу:

(48).

Для реализации схемы на элементах И – НЕ преобразуется (48):

(49).

Анализ (49) показывает, что для реализации схемы мультиплексора «1-4» необходимо использовать 5 элементов 4И – НЕ.

Функциональная схема мультиплексора представлена на рис. 68.

Следует отметить, что количество входов у элементов, на которых реализуется функциональная схема одноступенчатого мультиплексора (коэффициент объединения по входу ИЛС К_об), должно быть не меньше общего числа переменных, поступающих на вход мультиплексора

, где

m - число разрядов двоичного кода адреса;

d_i = 1 - i -й информационный вход;

Е_i =1 - i -й вход управления.

Таким образом К_об  m + 2. (50)

Если окажется, что условие (50) технически не реализуется (нет ИЛС с требуемым К_об ), то проектируют многоступенчатые мультиплексоры.

1. Многоступенчатые мультиплексоры.

Процесс построения схем многоступенчатых мультиплексоров называют наращиванием мультиплексоров.

В основу наращивания положена разработка функциональной схемы мультиплексора с заданным числом информационных входов n на основе мультиплексоров с числом входов n₁ (мультиплексоров, именующихся в наличии) что и достигается построением многоступенчатого мультиплексора.

Количество мультиплексоров первой ступени определяется

Число информационных входов мультиплексора второй ступени

n₂ = N_М

При этом, число разрядов адреса многоступенчатого мультиплексора

m = Iog₂ n ,

а число разрядов адреса мультиплексоров первой ступени

m₁ = Iog₂ n₁ ,

а число разрядов адреса мультиплексоров второй ступени

m₂ = Iog₂ n₂ ,

и, в конечном счете,

m = m₁ + m₂.

Говорят, что многоступенчатый мультиплексор, построенный по такому принципу, есть мультиплексор по пирамидальной схеме наращивания. Если окажется, что N_M  n₂, то образуется третья ступень коммутации.

Рассмотрим, например, вариант построения мультиплексора «1-16» на основе мультиплексоров «1-4».

Количество мультиплексоров первой ступени N_M  = 4, а на второй ступени используется один мультиплексор.

Функциональная схема двухступенчатого мультиплексора «1-16» представлена на рис. 69.

Микросхемы DD₁ … DD₄ – мультиплексоры первой ступени, адресные входы которых соединены с младшими разрядами А₁А₂ адреса двухступенчатого мультиплексора.

Микросхемы DD₅ – мультиплексор второй ступени, адресный вход которого соединен со старшими разрядами А₄А₈ адреса двухступенчатого мультиплексора.

Выходы мультиплексоров первой ступени у₀, у₁, у₂, у₃ соединены с соответствующими информационными входами мультиплексора второй ступени D₀, D₁ D₂, D_3.

Следует отметить, что все рассмотренные мультиплексоры коммутируют только источники информации с одноразрядными кодами.

Для коммутации многоразрядных источников информации в каждом разряде используется свой мультиплексор. Таким образом, для коммутации источников информации с n – разрядными двоичными кодами необходимо использовать n мультиплексоров .

1. Принцип построения демультиплексоров

Демультиплексором называется электронный цифровой узел обеспечивающий подключение одного информационного входа к n приемникам информации в зависимости от кода адреса, определяющего номер подключаемого приемника.

Число разрядов двоичного кода m адреса связано с числом приемников информации n соотношением

m = log₂n .

в качестве демультиплексоров широко используют дешифраторы с входами управления Е.

Так, например, при исследовании дешифратора «2-4» с входом управления можно построить демультиплексор, у которого вход управления Е используется как информационный вход y, адресные входы – как адресные входы демультиплексора, а выходы дешифратора – как приемники информации D0, D1, D2, D3 (рис.70).

Процесс функционирования такого демультиплексора представляется одновходовой таблицей рис. 71 и системой логических функций (51).

D₀ = Ā₀Ā₁у

D₁ = А₀Ā₁у

D₂ = Ā₀А₁у (51)

D₃ = А₀А₁у

Процесс наращивания разрядности демультиплексоров осуществляется аналогично наращиванию разрядности дешифраторов.

1. Комбинационные сумматоры.

1. Назначение и классификация сумматоров.

Сумматором называется электронный цифровой узел, предназначенный для выполнения операции арифметического сложения чисел, представленных в виде двоичного кода.

Процессы арифметического и логического сложений одноразрядных двоичных кодов можно представить в виде одновходовых таблиц, в которых а_i и b_i - слагаемые, S_i - сумма, Р_i+1 - сигнал переноса (рис.72).

Сравнивая эти таблицы отмечаем, что при а_i = b_i = 1 при логическом сложении S_i = 1, а при арифметическом - S_i = 0 и Р_i+1 = 1, т.е. здесь разрядность результата суммы следует увеличить (дополнительный старший разряд Р_i+1 ).

Таким образом, для выполнения операции логического сложения достаточно иметь логический элемент ИЛИ, а для выполнения операции арифметического сложения необходима разработка специального устройства, учитывающего изменения разрядности суммы.

Используя приведенную на рис. 72б таблицу запишем логические функции операции арифметического суммирования

_ _

S_i = a_ib_i v а_ib_i (52)

Р_i+1 = а_ib_i (53)

Функция (52) называется функцией «Исключающее ИЛИ», или «Сложение по модулю два»

S_i = а_i  b_i (54)

При сложении многоразрядных двоичных кодов, построенных по позиционной двоичной системе счисления осуществляется поразрядное сложение с учетом переноса из младших разрядов в старшие.

Позиционной называется такая система счисления, в которой значение символа (цифры) зависит от его положения в ряду символов отображающих цифровой код. Это положение символов определяется их весами.

Максимальное число различных символов используемых для записи чисел в позиционной системе счисления, называется основанием системы счисления Р.

Любое число с основанием Р, может быть предоставлено в следующем виде:

Х_(р) = а_{n *}рⁿ + а_{n-1 *} р^n-1 +… + а_{0 *} р⁰ +а_{-1 *} р^-1 + … + а_{-m *} р^-m,

где а_{n ,}…, а_-m любая пара символов (цифр), используемая в данной системе с основанием р, т.е. 0, 1, 2, … , р^-1;

n, m – число разрядов (позиций) числа в целой и дробной частях соответственно;

р – основание системы счисления;

рⁱ - веса разрядов числа

i = n, n – 1, … , 0, -1, -2, … -m

Так, например, в двоичной системе счисления р = 2, символами являются (0,1), n = 4, m = 4, двоичный код числа 1011. 0111 представленных

Х₍₂₎ = 1_*2³ + 0_*2² + 1_*2¹ + 1_*2⁰ + 0_*2^-1 + 1_*2^-2 + 1_*2^-3+ 1_*2^-4

Комбинационные сумматоры подразделяются на одноразрядные и многоразрядные. Одноразрядные сумматоры в свою очередь подразделяются на двухвходовые, получившие название полусумматоров, и трехвходовых, называемые одноразрядным сумматором.