64204 (Обзор процессоров и шин ПВМ начиная с 386 машин), страница 4

ройства, функции которых непосредственно контролируются сигна-

лами линий магистрали iLBX.

Увеличение локальных (на плате) ресурсов памяти высокопро-

изводительного процессора улучшает характеристики всей систе-

мы. Что касается других специальных функций, то наличие на

процессорной плате памяти повышает производительность, пос-

кольку процессор может адресовать непосредственно, не ожидая

результатов арбитража магистрали. С другой стороны, в силу

пространственных ограничений на процессорной плате удается

разместить память лишь небольшого обьема. Магистраль iLBX поз-

воляет снизить эти пространственные ограничения. При использо-

вании магистрали iLBX нет необходимости в размещении дополни-

тельной памяти на процессорной плате. Вся память (обьемом до

- 29 -

нескольких десятков Мбайт), адресуемая процессором, доступна

через магистраль iLBX и представляется процессору размещенной

на процессорной плате. Наличие в системе памяти двух портов -

одного для обмена с магистралью iLBX, а другого для обмена с

магистралью MULTIBUS I - делает доступной эту память другим

компонентам системы. К магистрали iLBX можно подключить до пя-

ти устройств. В число устройств должны входить первичный веду-

щий и один ведомый. Остальные три устройства не являются обя-

зательными. Первичный ведущий управляет магистралью iLBX и ор-

ганизует доступ вторичного ведущего к ресурсам ведомой памяти.

Вторичный ведущий, если он есть, предоставляет дополнительные

возможности доступа к ведомым ресурсам по магистрали iLBX.

4.7 MULTIBUS II

Архитектура системы MULTIBUS II является процесорно-незави-

симой. Она отличается наличием 32-разрядной параллельной сис-

темной магистралью с максимальной скоростью передачи 40

Мбайт/с, недорогой последовательной системной магистрали и

быстродействующей локальной магистрали для доступа к отдельным

платам памяти. MULTIBUS II включает пять магистралей Intel: 1)

локального расширения (iLBX II), 2) многоканального доступа к

памяти, 3) параллельную системную (iPSB), 4) последовательную

системную (iSSB) и 5) параллельную расширения ввода-вывода

(iSBX).

Структура с несколькими магистралями имеет преимущества пе-

ред одномагистральной системой. В частности каждая магистраль

- 30 -

оптимизирована для выполнения определенных функций, а опера-

ции на них выполняются параллельно. Кроме того, магистрали, не

используемые в конкретной системе, могут быть исключены из ее

архитектуры, что избавляет от неоправданных затрат. Три ма-

гистрали из перечисленных кратко описаны ниже.

4.7.1 Параллельная системная магистраль iPSB.

Параллельная системная магистраль iPSB используется для

межпроцессорных пересылок данных и взаимосвязи процессоров.

Магистраль поддерживает пакетную передачу с максимальной пос-

тоянной скоростью 40 Мбайт/с.

Связной магистрали представляет собой плату, объединяющую

функциональную подсистему. Каждый связной магистрали должен

иметь средства передачи данных между МП 80386, его регистрами

межсоединений и магистралью iPSB. Магистраль iPSB представляет

каждому связному магистрали четыре пространства адресов: 1)

обычного ввода-вывода, 2) обычной памяти 3) пространство памя-

ти объемом до 255 адресов для передачи сообщений и 4) прост-

ранство межсоединений. Последнее обеспечивает графическую ад-

ресацию, при которой идентификация связного магистрали (платы)

осуществляется по номеру позиции, на которой установлена пла-

та. Поскольку МП 80386 имеет доступ только к пространствам па-

мяти или ввода-вывода, пространства сообщений и межсоединений

следует отображать на первые два пространства.

Операции на магистрали iPSB осуществляются посредством трех

циклов магистрали. Цикл арбитража определяет следующего вла-

- 31 -

дельца магистрали. Этот цикл состоит из двух фаз: фазы приня-

тия решения, на которой определяется приоритет для управления

магистралью, и фазы захвата, когда связной с наивысшим приори-

тетом начинает цикл пересылки.

Второй цикл магистрали iPSB - цикл пересылки, реализует пе-

ресылку данных между владельцем и другим связным. Третий цикл

iPSB - цикл исключения, указывает на возбуждение исключения в

течении цикла пересылки.

4.7.2 Магистраль локального расширения iLBX II

Магистраль локального расширения iLBX II является быстро-

действующей магистралью, предназначенной для быстрого доступа

к памяти, расположенной на отдельных платах. Одна магистраль

iLBX II поддерживает либо две процессорные подсистемы плюс че-

тыре подсистемы памяти, либо одну процессорную подсистему плюс

пять подсистем памяти. При необходимости иметь большой объем

памяти система MULTIBUS II может включать более одной магист-

рали iLBX II. В системе на базе МП 80386 с тактовой частотой

16 МГц типичный цикл доступа iLBX требует 6 циклов ожидания.

Для магистрали iLBX характерны 32-разрядная шина данных и

26-разрядная шина адресов. Поскольку эти шины разделены, воз-

никает возможность конвейерных операций в цикле пересылки. К

дополнительным особенностям магистрали iLBX относятся: 1) од-

нонаправленное подтверждение при быстрой пересылке данных, 2)

пространство межсоединений (для каждого связного магистрали),

через которое первичный запрашивающий связной инициализирует и

- 32 -

настраивает всех остальных связных магистрали, и 3) средство

взаимного исключения, позволяющее управлять многопортовой па-

мятью.

4.7.3 Последовательная магистраль iSSB

Относительно дешевая последовательная системная магистраль

iSSB может использоваться вместо параллельной системной ма-

гистрали iPSB в тех случаях, когда не требуется высокая произ-

водительность последней. Магистраль iSSB может содержать до 32

связных магистрали, распределенных на длине максимум 10 м. Уп-

равление магистралью ведется с помощью стандартного протокола

множественного доступа с опросом несущей и разрешением конф-

ликтов (CSMA/CD). Связные магистрали используют этот протокол

для передачи данных по мере своей готовности. В случае однов-

ременного инициирования передачи двумя или несколькими связны-

ми вступает в действие алгоритм разрешения конфликтов обеспе-

чивающий справедливое предоставление доступа всем запрашиваю-

щим связным.

5.1 Ведущие

Ведущим является любой модуль, который обладает возмож-

ностью захвата магистрали. Модуль захватывает магистраль с по-

мощью логических схем обмена и инициирует передачу данных по

магистрали, используя для этого либо встроенные процессоры,

- 33 -

либо специальные логические схемы. Ведущие генерируют сигналы

сигналы управления, адресные сигналы, а также адреса памяти

или устройств ввода-вывода.

Ведущий может работать в одном из двух режимов: режиме 1

или режиме 2. В режиме 1 ведущий ограничен одной передачей по

магистрали через каждое подключение к шине. Если все ведущие в

системе используют режим 1, скорость работы системы ограничи-

вается максимальной величиной цикла занятости магистрали. Это

позволяет разработчикам прогнозировать общую производитель-

ность конкретной системы.

В режиме 2 у ведущих больше возможностей захвата магистра-

ли, они могут инициировать обмен с наложением на текущую опе-

рацию. В этом режиме разрешены тайм-ауты магистрали, и опера-

ции ведущих не ограничены максимальной величиной цикла заня-

тости магистрали. Режим 2 обеспечивает широкий класс операций,

что придает системе гибкость при удовлетворении запросов поль-

зователей.

5.2 Ведомые

- 34 -

Устройства ввода-

вывода пользователя ╔═════════╤═════╤═══════╗

‑ ‑ ║ Ведущий │ ЦП │ ║

│ │ ║ └─────┘ ║ - 12 -

╔══════════════════╗ ╔═══­═══════­═════╗ ╟────────┐ ‑ ┌──────╢

║ Ведомый ║ ║ Ведомый ║ ║ Обмен с│ │ │Ввод- ║

║ ║ ╟────────┬────────╢ ║ магис- │ │ │вывод ║

║ Глобальный ║ ║Парал- │Последо-║ ║ тралью │ │ └──────╢

║ (системный) ║ ║лельный │ватель- ║ ╟──┬─────┘ │ ┌──────╢

║ ввод-вывод ║ ║ввод-вы-│ный ввод║ ║ │ │─│Память║

║ ║ ║вод │вывод ║ ║ │ ­ └──────╢

║ ║ ╟────────┴────────╢ ║ │ ┌─────┐ ║

╚═╤════════════════╝ ║ Глобальный ║ ║ └──────│Буфер│ ║

│ ‑ ‑ ‑ ║ (системный) ║ ║ └─┬───┘ ║

│ │ │ │ ║ ввод-вывод ║ ║ │ ║ ║

│ │ │ │ ╚═╤═══════════════╝ ╚════════════╪══════════╝

│ │ │ │ │ ‑ ‑ ‑ │

│ │ │ │ │ │ │ │ │

│а │б │в │г │а │б │в │г │

│ │ │ │ │ │ │ │ │

­ ­ │ │ ­ ­ │ │ ­

══════════╧════╧════════════════╧════╧══════════════════════════

Шина Рис. 7

Буквами обозначено: а - Подтверждение; б - Данные; в - Ад-

рес; г - Команда;

- 35 -

Ведомые выполняют лишь функции получателей в процессе реа-

лизации запросов на передачу данных. Ведомые декодируют состо-

яние адресных линий и действуют в соответствии с сигналами уп-

равления от ведущих. На рис. 7 изображены примеры ведущих и

ведомых на магистрали MULTIBUS.

5.3 Операции на магистрали

Система MULTIBUS допускает наличие нескольких ведущих на

магистрали, каждый из которых захватывает магистраль по мере

возникновения необходимости в передаче данных. Ведущие осу-

ществляют захват магистрали с помощью специальной последова-

тельности обмена. В эту последовательность входят шесть сигна-

лов, позволяющих ведущему определять, свободна ли магистраль

и нет ли запросов на ее захват от других ведущих с более высо-

ким приоритетом, а также захватывать и освобождать магистраль.

Арбитраж приоритетов. Система предусматривает две схемы ар-

битража приоритетов: последовательную и параллельную. В после-

довательной схеме приоритет ведущего определяется с помощью

последовательной цепочки, в которой выход разрешения от каждо-

го модуля соединяется с входом разрешения модуля с более низ-

ким приоритетом. На одном конце цепочки оказывается модуль с

наивысшим приоритетом, на другом конце - с наинизшим.

Приоритет в последовательной схеме определяется при каждом

запросе магистрали. Если магистраль не захвачена ведущим с бо-

лее высоким или равным приоритетом, запрос данного ведущего

удовлетворяется. Число ведущих, обьединенных последовательной

цепочкой, ограничено временем прохождения по цепочке сигнала

- 36 -

приоритета, которое не должно превышать длительности цикла ма-

гистрали. Если используется частота 10 МГц, в цепочке может

быть не более трех ведущих.

В параллельной схеме доступом к магистрали ведает специаль-

ный арбитр. При этом определение очередного ведущего на ма-

гистрали производится на основе списка фиксированных приорите-

тов или каким-то другим способом, заданны в системе. На рис. 6

показана одна из схем параллельного арбитража.

5.4 Архитектура магистрали

В магистраль MULTIBUS входят 16 линий данных, 20 адресных

линий, 8 линий многоуровневых прерываний, а также линии управ-

ления и арбитража. Такое большое количество линий позволяет

одновременно использовать в системе и 8- и 16-разрядные веду-

щие модули.

Система MULTIBUS использует собственный тактовый генератор,

независимый от тактовых генераторов обьединяемых модулей. На-

личие независимого генератора позволяет использовать магист-

раль ведущими с различными тактовыми частотами, причем они мо-

гут выходить на магистраль асинхронно по отношению друг к дру-

гу.

- 37 -

Рис.8

┌──────────┐

┌────┼───┐ │ Выходы для других

│ │ │ │ ведущих

│ │ ┌┴┴┴┴┴┴┴┴┐

│ │ ├12345678│

│ │ ├────────┤ Арбитр

│ │ │ │ магистрали

│ │ │12345678│

│ │ └┬┬┬┬┬┬┬┬┘ Выходы для других

┌─ ─ ─ ─ ─ ─ ─ ─│ ─ ─│ ─ │─ ─ ─ ┘ ведущих

│ │ │ ┌┘ └─ ─ ─ ─ ─ ─ ─ ─ ── ─ ─┐

└────┼──────────────────────────┬──────────────────────┐

│┌─────────────────┐ │ │ ┌─────────────────┐ │ ┌─────────────────┐│

│ Ведущий │ │ │ Ведущий │ │ │Ведущий ││

└┤ Вход разрешения │ │ └─ ─┤ Вход разрешения │ │ └─┤Вход разрешения ││

│ приоритета │ │ │ приоритета │ │ │приоритета ││

│ Запрос ├─┘ │ Запрос ├─┘ │ Запрос ├┘

│ магистрали│ │ магистрали│ │ магистрали │

└─────────────────┘ └─────────────────┘ └─────────────────┘

Приоритет 8 Приоритет 1 Промежуточный

(низший) (высший) приоритет

(между 1 и 8)

Принципы арбитража в системе MULTIBUS позволяют медленным ве-

дущим равноправно конкурировать за захват магистрали. Однако

- 38 -

после того, как модуль захватил магистраль, скорость передачи

определяется возможностями передающего и принимающего модулей.

Основное назначение магистрали MULTIBUS в обеспечении кана-

ла для передачи данных между модулями, подключенными к шине.

Система позволяет использовать платы с различными возможностя-

ми, изменять ширину шин данных и адресов ввода-вывода, уста-

навливать атрибуты прерываний.