tester (ПОСТРОЕНИЕ VERILOG-МОДЕЛИ BER-ТЕСТЕРА ДЛЯ ПРОВЕРКИ КАНАЛОВ СВЯЗИ ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ), страница 2
Описание файла
Документ из архива "ПОСТРОЕНИЕ VERILOG-МОДЕЛИ BER-ТЕСТЕРА ДЛЯ ПРОВЕРКИ КАНАЛОВ СВЯЗИ ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ", который расположен в категории "". Всё это находится в предмете "информатика" из , которые можно найти в файловом архиве . Не смотря на прямую связь этого архива с , его также можно найти и в других разделах. Архив можно найти в разделе "рефераты, доклады и презентации", в предмете "информатика, программирование" в общих файлах.
Онлайн просмотр документа "tester"
Текст 2 страницы из документа "tester"
3.1. Изучите работу схемы, приведенной на рис. 2.3.
3.2. Изучите предложенную Вам версию системы моделирования.
3.3. Разработайте модель схемы, приведенной на рис. 2.3. Параметры схемы определяются вариантом задания в соответствии с табл. 3.1. Моделирование выполняется на уровне gate level.
3.4. Протестируйте модель в условиях выключенных и включенных генераторов помех. Число и положение импульсов помех определяются вариантом задания в соответствии с табл. 3.1. Глубина тестирования – 1000 тактов. Начальное состояние регистра А – произвольное, но не нулевое.
3.5. Распечатайте временные диаграммы сигналов на начальном этапе работы системы передачи данных (в течение первых 20 – 40 тактов). Убедитесь в правильности этих диаграмм.
3.6. Распечатайте временные диаграммы сигналов на этапе обработки импульсов помех (вплоть до выхода ошибочного бита за пределы регистра В с запасом в несколько тактов). Убедитесь в правильности этих диаграмм.
3.7. Подготовьте пояснительную записку и файлы моделей в двух вариантах: электронном (помещается в архив локальной сети кафедры ТКС) и обычном – в виде распечатки.
В табл. 3.1. приняты следующие обозначения:
№ п/п – порядковый номер варианта курсового проекта;
М – разрядность регистра А(В), см. рис. 2.1;
N – номер разряда, к которому подключается цепь обратной связи, см. рис. 2.1;
T(DATA) – номера тактов, считая от нулевого, в которых генерируется помеха в линии передачи данных, см. рис. 2.3;
T(SYNC) – номера тактов, считая от нулевого, в которых генерируется помеха в линии передачи синхросигнала, см. рис. 2.3.
Таблица 3.1.
Параметры моделирования системы передачи данных
| № п/п | М | N | T(DATA) | T(SYNC) |
| 1 | 39 | 35 | 756, 759 | 759, 989 |
| 2 | 36 | 25 | 41, 126 | 41, 42, 43,44 |
| 3 | 35 | 33 | 88, 89, 90 | 860 –867 |
| 4 | 33 | 20 | 903–915 | 34, 44, 54 |
| 5 | 31 | 28 | 56, 65 – 69 | 68, 895 |
| 6 | 29 | 27 | 55, 57, 59, 67 | 757 – 763 |
| 7 | 28 | 25 | 85, 847 | 85, 88, 93 |
| 8 | 25 | 22 | 49 – 54 | 51 – 56, 129 |
| 9 | 7 | 6 | 47, 61 | 84, 99 – 105 |
| 10 | 9 | 5 | 55, 78, 88 | 80, 90 |
| 11 | 10 | 7 | 759, 989 | 55, 57, 59, 67 |
| 12 | 11 | 9 | 41, 42, 43,44 | 85, 847 |
| 13 | 15 | 14 | 860 –867 | 49 – 54 |
| 14 | 17 | 14 | 34, 44, 54 | 47, 61 |
| 15 | 18 | 11 | 68, 895 | 55, 78, 88 |
| 16 | 20 | 17 | 757 – 763 | 85, 847 |
| 17 | 21 | 19 | 759, 989 | 49 – 54 |
| 18 | 22 | 21 | 41, 42, 43,44 | 47, 61 |
| 19 | 23 | 18 | 860 –867 | 55, 78, 88 |
| 20 | 36 | 25 | 34, 44, 54 | 759, 989 |
| 21 | 35 | 33 | 68, 895 | 41, 42, 43,44 |
| 22 | 33 | 20 | 757 – 763 | 860 –867 |
| 23 | 31 | 28 | 85, 88, 93 | 34, 44, 54 |
| 24 | 21 | 19 | 51 – 56, 129 | 68, 895 |
| 25 | 22 | 21 | 41, 42, 43,44 | 757 – 763 |
| 26 | 23 | 18 | 860 –867 | 85, 88, 93 |
| 27 | 36 | 25 | 34, 44, 54 | 51 – 56, 129 |
| 28 | 35 | 33 | 759, 989 | 756, 759 |
| 29 | 31 | 28 | 41, 42, 43,44 | 41, 126 |
| 30 | 29 | 27 | 860 –867 | 88, 89, 90 |
| 31 | 28 | 25 | 34, 44, 54 | 903–915 |
| 32 | 25 | 22 | 68, 895 | 56, 65 – 69 |
| 33 | 7 | 6 | 757 – 763 | 55, 57, 59, 67 |
| 34 | 9 | 5 | 85, 88, 93 | 85, 847 |
| 35 | 10 | 7 | 51 – 56, 129 | 49 – 54 |
| 36 | 11 | 9 | 84, 99 – 105 | 47, 61 |
| 37 | 15 | 14 | 80, 90 | 55, 78, 88 |
| 38 | 25 | 22 | 55, 57, 59, 67 | 759, 989 |
| 39 | 7 | 6 | 85, 847 | 41, 42, 43,44 |
| 40 | 9 | 5 | 49 – 54 | 860 –867 |
| 41 | 10 | 7 | 47, 61 | 34, 44, 54 |
| 42 | 11 | 9 | 55, 78, 88 | 68, 895 |
| 43 | 15 | 14 | 85, 847 | 757 – 763 |
| 44 | 17 | 14 | 49 – 54 | 759, 989 |
| 45 | 18 | 11 | 47, 61 | 41, 42, 43,44 |
| 46 | 25 | 22 | 55, 78, 88 | 860 –867 |
| 47 | 7 | 6 | 759, 989 | 34, 44, 54 |
| 48 | 9 | 5 | 41, 42, 43,44 | 68, 895 |
| 49 | 10 | 7 | 860 –867 | 757 – 763 |
| 50 | 11 | 9 | 34, 44, 54 | 85, 88, 93 |
| 51 | 15 | 14 | 68, 895 | 51 – 56, 129 |
| 52 | 17 | 14 | 757 – 763 | 41, 42, 43,44 |
| 53 | 18 | 11 | 85, 88, 93 | 860 –867 |
| 54 | 28 | 25 | 51 – 56, 129 | 34, 44, 54 |
| 55 | 25 | 22 | 41, 42, 43,44 | 759, 989 |
| 56 | 7 | 6 | 860 –867 | 41, 42, 43,44 |
| 57 | 9 | 5 | 34, 44, 54 | 860 –867 |
| 58 | 10 | 7 | 68, 895 | 34, 44, 54 |
| 59 | 11 | 9 | 34, 44, 54 | 35, 46, 56 |
| 60 | 15 | 14 | 759, 989 | 68, 895 |
| 61 | 17 | 14 | 41, 42, 43,44 | 757 – 763 |
| 62 | 18 | 11 | 860 –867 | 85, 88, 93 |
| 63 | 20 | 17 | 34, 44, 54 | 51 – 56, 129 |
| 64 | 21 | 19 | 68, 895 | 41, 42, 43,44 |
| 65 | 22 | 21 | 757 – 763 | 860 –867 |
| 66 | 23 | 18 | 85, 88, 93 | 34, 44, 54 |
| 67 | 36 | 25 | 51 – 56, 129 | 759, 989 |
| 68 | 35 | 33 | 84, 99 – 105 | 34, 44, 54 |
| 69 | 33 | 20 | 80, 90 | 68, 895 |
| 70 | 31 | 28 | 55, 57, 59, 67 | 757 – 763 |
| 71 | 21 | 19 | 85, 847 | 85, 88, 93 |
| 72 | 22 | 21 | 49 – 54 | 51 – 56, 129 |
| 73 | 23 | 18 | 85, 88, 93 | 41, 42, 43,44 |
| 74 | 36 | 25 | 51 – 56, 129 | 860 –867 |
| 75 | 35 | 33 | 41, 42, 43,44 | 34, 44, 54 |
| 76 | 31 | 28 | 860 –867 | 68, 895 |
| 77 | 29 | 27 | 34, 44, 54 | 34, 44, 54 |
| 78 | 28 | 25 | 759, 989 | 759, 989 |
| 79 | 25 | 22 | 34, 44, 54 | 41, 42, 43,44 |
| 80 | 7 | 6 | 68, 895 | 860 –867 |
4. Рекомендации по построению модели
4.1. Подготовка схемы к моделированию
Прежде чем начать моделирование схемы, следует представить ее в терминах системы Verilog HDL. Для этого нужно выделить в схеме функционально-законченные модули
(module), обозначить регистры (reg), провода (wire), входы, выходы (input, output) и т. п.
