Изучение встроенных в DEEDS блоков дешифраторов на примере дешифратора

Работа решена на оценку 5
Сами задания:
1. Изучение встроенных в DEEDS блоков дешифраторов на примере дешифратора 2–4. Построить его таблицу истинности и измерить по временной диаграмме информационных входов A0, A1 для нечетных вариантов. Получить VHDL описание.
2. Постройте дешифратор каскадированием из более простых Постройте схему дешифратора 3‒6 на 2‒4. Проверьте его работоспособность, получите временные диаграммы для всех комбинаций входных сигналов в соответствии с заданием.

Дешифратор 3-6(с 2 дополнительными проверочными сигналами и по соседству с дешифратором 3-8 для проверки работоспособности схемы).

3. Изучите поведение схемы мультиплексора 2 – 1, приведенной на рис. 1.2. Рис.1.2. Схема мультиплексора 2-1 Получите генерируемый ДИИДС VHDL код, описывающий поведение мультиплексора 2‒1 и сравните с приведенным ниже. library IEEE; use IEEE.STD_LOGIC_1164.all; architecture BEH of MUX_2_1 is begin Y<=In1 when SEL=’0’ else IN2; end;

Схема мультиплексора 2-1 и его VHDL код.
4. Изучение мультиплексора 4–1 а) Исследовать мультиплексор 4–1 из библиотеки базовых элементов dDcS. Построить таблицу истинности и измерить временные задержки.
5. Каскадирование мультиплексоров. Используя встроенные в ДЕЕДС блоки мультиплексоров постройте каскадированием более сложный и проверьте правильность работы схемы Постройте схему мультиплексора 4 -1 из 2‒1

Схема мультиплексора 4-1 из 2-1(Проверка произведена с использованием предыдущего задания, значения соответствуют таблицы истинности из предыдущего задания)
6. Постройте схему двоичного одноразрядного сумматора в элементном базисе И,ИЛИ,НЕ, XOR, проверьте ее моделированием, определите задержку, получите vhdl код. На рис. 2.2 представлены его УГО и таблица истинности логической функции, где А, В, С ‒ входы, S – выход суммы, Ci–перенос в следующий разряд.
7. Построить схему двухразрядного сумматора с последовательным переносом из двоичных одноразрядных сумматоров блоков ДИИДС типа FULL ADDER, проверить функцию и измерить задержку.
8. Требуется построить и проверить схему простого АЛУ варианты см. в табл. 2.1 и 2.2. Входные данные– коды А и В – 4х разрядные числа со знаком из табл. 2.1, Код операции COP– 4 разряда, коды для АЛУ выбираются из табл. 2.2.Показать/скрыть дополнительное описание