С помощью системы моделирования DEEDS создайте проект RS NOR триггера. Обратите внимание, что начальное значение выходных сигналов триггера - X (неопределенно - см. диаграммы на рис. 1.2).

Решённая задача по схемотехнике КМ-3. Вариант 9. Оценка 5. Файл с задачей содержит файлы решённые в программе, а так же код.
Вопросы из задания:
1.1 С помощью системы моделирования DEEDS создайте проект RS NOR триггера. Обратите внимание, что начальное значение выходных сигналов триггера - X (неопределенно - см. диаграммы на рис. 1.2).
1.2 Подайте сигнал «1» на вход S, а сигнал «0» - на вход R. Тогда выходной сигнал Q=0, а на выходе NQ сигнал =1.. Это установка триггера в 1.
1.3 Подайте сигнал «1» на вход R и сигнал «0» - на вход S . На выходе Q появляется сигнал «0», на выходе NQ - сигнал «1». Это сброс триггера в 0
1.4 Убедитесь, что когда оба входа S и R равны «0», триггер запоминает старое значение. Это режим хранения в триггере.
1.5 Если сигналы R = 1 и S = 1 одновременно подаются на входы триггера RS, то выходные сигналы будут Q = NQ = 0. Эта комбинация входных сигналов R = 1 и S = 1 называется запрещенной для RS NOR триггера . Запрет означает только то, что если после входной комбинации R = 1 и S = 1 подается комбинация R = 0 и S = 0.
1.6 Изучите поведение модели триггера RS NOR при одновременной подаче после запрещенных комбинаций сигналов комбинации хранения. Одновременность понимается в пределах погрешности ,меньшей чем задержка вентиля ИЛИ-НЕ , равная в ДИИДС примерно 4 нс .
1.8 Как уже отмечалось, явление генерации в модели триггера RS объясняется равенством задержек моделей вентилей ИЛИ-НЕ. Вставьте буферный элемент (повторитель) в одну из петель обратной связи в схеме триггера RS NOR и проверьте, сохраняется ли явление генерации, и в какое состояние переходит триггер при входных комбинациях приводивших к генерации .
1.9 Сравните сгенерированное DEEDS структурное VHDL описание - RS NOR триггера с приведенным ниже поведенческим.
Изучение работы RS триггера на элементах И-НE
Выполните все пункты задания 1 при моделировании работы RS триггера на элементах И-НЕ(RS NAND), схема и таблица функционирования которого представлены на рис.5.3.
1.1 Изучение работы RS триггера на элементах И-НE.
1.2 Подайте сигнал «1» на вход S, а сигнал «0» - на вход R. Тогда выходной сигнал Q=0, а на выходе NQ сигнал =1.. Это установка триггера в.
1.1.3 Подайте сигнал «1» на вход R и сигнал «0» - на вход S . На выходе Q появляется сигнал «0», на выходе NQ - сигнал «1». Это сброс триггера в 0.
1.4 Убедитесь, что когда оба входа S и R равны «0», триггер запоминает старое значение. Это режим хранения в триггере.
1.5 Если сигналы R = 1 и S = 1 одновременно подаются на входы триггера RS, то выходные сигналы будут Q = NQ = 0. Эта комбинация входных сигналов R = 1 и S = 1 называется запрещенной для RS NOR триггера . Запрет означает только то, что если после входной комбинации R = 1 и S = 1 подается комбинация R = 0 и S = 0.
Изучить блок ДИИДС- модель RS триггера (RS Latch).
Задание 1.4 . Изучение синхронного RS-триггера(RS-Latch , синхронный RS триггер-защелка).
Задание 1.5 D -Триггер защелка (статический D -Триггер ,D-Latch).
Задание 1.6. Изучение Динамического D-триггера
Задание 1.7. Изучение Динамического D-триггера
Задание 1.8. Динамический D- триггер на базе JK-триггера ДИИДС
Задание 1.9. Динамический D триггер с дополнительными входами установки в 0 и в 1
Часть 2
Задание 2.1
Изучение параллельных регистров.
Условное графическое изображение ( УГО) 8-разрядного параллельного регистра D-триггеров и 4- разрядного регистра- блока ДИИДС PIPO4 показано на рис. 6.1.
Обозначение входов и выходов:
- входы данных Di (Pi), тактовый вход C(Ck),
-разрешающий вход E,
- сброс вход R(CL), выход Qi.
Задание 2.2
Разработайте схему 4-х разрядного сдвигового регистра вправо на D-триггерах.
Задание 2.3
Изучение регистра сдвига с обратной связью.
Регистр сдвига с обратной связью.
Задание 2.4
Регистры с тристабильными выходными буферами.
Разработайте проект четырехразрядной общей шины на регистрах с
тристабильными буферами, содержащий два входных регистра А и В и два
выходных У1 и У2 и проверьте моделированием все 4 возможные передачи
данных.
Задание 2.5
Двоичный счетчик с последовательным переносом
Исследовать временную диаграмму 4-х разрядного блока - счетчика DEEDS (4 bit UP), сравнить с теоретической .
Задание 2.6
Счетчик с параллельным распространением переноса.
Задание 2.7
Счетчики по модулю М... .M = 9
Задание 2.9
Индивидуальные варианты заданий предполагают создание проекта схемы и его проверку.
9. Двоичный Счетчик на 4 разряда из блоков ДИИДС- 4-х разрядного регистра и сумматора.
Часть 3
Задание 3.1
Построить различные схемы реализации функции Y от четырех переменных
Задание 3.2
Проект логической функции на LUT4 FPGA.
Вариант № 9 : Y = ~ A& ~ B& C | D